The Nch MIS transistor NT3 outputs an output voltage V_INT as an internal power source voltage reduced as a source follower type transistor drain.例文帳に追加

Ｎｃｈ ＭＩＳトランジスタＮＴ３は、ソースフォロア型トランジスタドレインとして降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを出力する。 - 特許庁

The first step-down circuit 1a, to which an external power supply electric potential Vdd(ext.) supplied from an external power supply of 3.3 V is inputted, supplies an internal power supply electric potential Vdd(int.) stepped-down at 1.8 V to bit lines of the memory arrays 5.例文帳に追加

第１の降圧回路１ａは、３．３Ｖの外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を入力し、１．８Ｖに降圧した内部電源電位Ｖｄｄ（ｉｎｔ．）をメモリアレイ５のビット線に供給する。 - 特許庁

A disk driver (INT 13 h) of BIOS checks the operation mode of a CPU 11 on which upper program was operating and judges as if it is virtual address mode or real mode (STEP S101, S102).例文帳に追加

ＢＩＯＳのディスクドライバ（ＩＮＴ１３ｈ）は、上位プログラムが動作していたＣＰＵ１１の動作モードをチェックし、仮想アドレスモードであるか、リアルモードであるかを判別する（ステップＳ１０１，Ｓ１０２）。 - 特許庁

When the synchronizing edge signal starts a timer for delay correction and a period of a given delay (INTDELAY==input delay) elapses, an internal synchronizing signal (INT SYNC) where the delay is corrected is generated.例文帳に追加

同期エッジ信号が遅延補正用のタイマを起動して与えられた遅延量（INTDELAY==inputdelay）の期間を経過すると、遅延補正された内部同期信号（INTSYNC）を生成する。 - 特許庁

The second step-down circuit 1b, to which the external power supply electric potential Vdd(ext.) supplied from the external power source of 3.3 V is inputted, supplies the internal power source electric potential Vdd(int.) stepped-down at 1.8 V to the sense amplifiers 4.例文帳に追加

第２の降圧回路１ｂは、３．３Ｖの外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を入力し、１．８Ｖに降圧した内部電源電位Ｖｄｄ（ｉｎｔ．）をセンスアンプ４に供給する。 - 特許庁

A plurality of resistors Rg(ext) and Rg(int) are arranged, in series between a transistor TR1 at the final stage of a gate drive circuit and an IGBT, and between them, a capacitor C(ext) is arranged so as to make them juxtaposed in connection between the gate and the emitter of the IGBT.例文帳に追加

ゲート駆動回路の最終段のトランジスタＴＲ１とＩＧＢＴの間に、直列に複数の抵抗Ｒｇ（ｅｘｔ）、Ｒｇ（ｉｎｔ）を配置し、その間にキャパシタンスＣ（ｅｘｔ）をＩＧＢＴのゲート−エミッタ間に並列接続となるように設置する。 - 特許庁

In this case, (m) is a positive integer, (k) is other than 1 and is an positive integer being smaller than 2n, mod is an operator calculating a remainder and INT is an operator calculating the integral part of a quotient.例文帳に追加

Ｂ＝｛Ｙ×（２^ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２^ｎ （１） Ａ＝ＩＮＴ［｛Ｙ×（２^ｎ×ｍ＋ｋ）＋Ｘ｝／２^ｎ］ （２） 但し、ｍは正の整数であり、ｋは１以外で、２^ｎよりも小さい正の整数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴは商の整数部を求める演算子である。 - 特許庁

An agent control part 6 makes the expert agent exhibit the expert comment about an expertise division Div, related to the expertise division Div consistent with a matter-of-concern division Int of the user concern matter stored in a matter-of-concern part 5, out of the expertise divisions Div wherein the selected information Ch is classified in an expertise part 4.例文帳に追加

エージェント制御部６は、選択情報Ｃｈが専門知識部４において分類された専門知識区分Ｄｉｖの内、関心事部５に記憶されたユーザの関心事である関心事区分Ｉｎｔと一致する専門知識区分Ｄｉｖに対して、当該専門知識区分Ｄｉｖに関する専門的コメントを専門家エージェントに提示させる。 - 特許庁

When the valid permission signal Gnt-x from the arbitration circuit 1 is matched with the permission signal before one clock, and another request to the arbitration circuit 1 is present, a diagnostic circuit 22 judges that the arbitration circuit 1 breaks down, and outputs an interruption signal INT to a central processing unit.例文帳に追加

診断回路２２は、現在有効なアービトレーション回路１からの許可信号Ｇｎｔ_ｘと前記１クロック前の許可信号とが一致し、かつアービトレーション回路１へ他のリクエストがあるときは、アービトレーション回路１が故障しているとして、中央処理装置へ割込み信号ＩＮＴを出力する。 - 特許庁

In at least the post-voltage follower AMP3, an NMOS differential input circuit and a CMOS output circuit and a bias circuit supply an external power supply voltage Vdd_ext, and a PMOS differential input circuit PMOS_DA supplies an internal stabilized power supply voltage Vdd_int generated by a reference voltage generator RVG.例文帳に追加

少なくとも後段のボルテージフォロワＡＭＰ３では、ＮＭＯＳ差動入力回路とＣＭＯＳ出力回路とバイアス回路とは外部電源電圧Ｖｄｄ＿ｅｘｔを供給する一方、ＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡは基準電圧発生器ＲＶＧから生成された内部安定化電源電圧Ｖｄｄ＿ｉｎｔを供給する。 - 特許庁