アドレス演算数の英語

ディジタル信号演算装置において、アドレス変更装置は多数のアドレシング・モードを実施する。例文帳に追加

In a digital signal processing unit, the address modification apparatus implements a multiplicity of addressing modes. - 特許庁

画像処理回路２は、歪み画像のアドレスを所定の画素数ごとに演算により生成するＣＰＵ２ａと、演算により生成したアドレスの間の他のアドレスを線形補間により生成し、かつリニアリティ補正するアドレス補間部２ｂとを有する。例文帳に追加

An image processor 2 has a CPU 2a for generating the address of a distorted image for each predetermined number of pixels by an operation; and an address interpolating section 2b for generating another address between the addresses generated by the operation by linear interpolation, and performs linearity interpolation. - 特許庁

複数のチャネルに対応して転送元アドレスレジスタを有しデータ転送のたびに転送元アドレスを生成する転送元アドレス演算ユニット１４と、複数のチャネルに対応して転送先アドレスレジスタを有しデータ転送のたびに転送先アドレスを生成する転送先アドレス演算ユニット１２とを有する。例文帳に追加

This direct access controller has a transfer source address computing unit 14 having transfer source address registers corresponding to a plurality of channels and generating a transfer source address every time data is transferred, and a transfer destination address computing unit 12 having transfer destination address registers corresponding to the plurality of channels and generating a transfer destination address every time data is transferred. - 特許庁

タイミング調整部２２は、メモリアドレス変換部１２の変換によって生ずる偶数行演算回路１８の演算結果Ｄ１１と奇数行演算回路２０の演算結果Ｄ１２とのずれを調整する。例文帳に追加

A timing-adjusting section 22 adjusts the deviations between the calculated results D11 and D12 of an even-numbered row calculating circuit 18 and the odd-numbered row calculating circuit 20, caused by the conversion performed by means of the memory address converting section 12. - 特許庁

マルチポートメモリ１０５されている複数のデータに対し、１回のサイクルでアクセスすることが可能なデータ処理装置において、取得された第１アドレスと演算される第２アドレスを複数取得する書込レジスタ３０３、読出レジスタ３０５、複数の第２アドレスの各々と第１アドレスとを演算し、複数の第３アドレスを生成する加算器３０１を設ける。例文帳に追加

This data processor allowing access to a plurality of pieces of the data stored in the multiport memory 105 in one cycle is provided with: a writing register 303 and a reading register 305 acquiring a plurality of second addresses applied with an operation to an acquired first address; and an adder 301 performing an operation of each of the plurality of second addresses and the first address to generate a plurality of third addresses. - 特許庁

インデックス制御部１６から偶数行演算回路２２の演算を無効にするインデックスコマンド信号Ｃ２が出力された場合には、演算コマンド選択部１８はカラムアドレス演算信号Ｄ２に代えてカラムアドレス演算信号Ｄ１を選択して偶数行演算回路２２へ出力する。例文帳に追加

When an index control part 16 outputs an index command signal C2 for invalidating the arithmetic operation of the even-numbered row arithmetic circuit 22, an arithmetic operation command selection part 18 selects the column address arithmetic operation signal D1 instead of the column address arithmetic operation signal D2 and outputs the column address arithmetic operation signal D1 to the even-numbered row arithmetic circuit 22. - 特許庁

この演算されたアドレスにより波形記憶装置４０から読み出されたデータを、演算されたアドレスの小数部により補間処理してＤＳＰに供給する。例文帳に追加

Data read out of the waveform storage device 40 according to the computed address are interpolated with the decimal part of the computed address and supplied to the DSP. - 特許庁

ＩＣＥまたはそれに接続されたホストコンピュータでは、上記分岐命令フラグに応答して、前回の分岐先アドレスと前回分岐実行以降の命令実行数とから分岐元アドレスを演算することで、分岐命令のアドレス（分岐元アドレス）を求めることができる。例文帳に追加

In the ICE or a host computer connected to the ICE, by calculating a branching origin address from a prior branching destination address and a number of executed times of instructions from the prior branching execution and onward in response to the branch instruction flag, an address (the branching origin address) of the branch instruction can be determined. - 特許庁