クロック同期設計の英語

従来ＣＬＫ同期設計できない高速位相回路部２１０についてもフリップフロップ２２４で分離し、データ保持部２２６にスキャンクロックに同期させて取り込むことでデータ保持部２２６をスキャン化設計する。例文帳に追加

The high-speed phase circuit 210 where no CLK synchronous design can be usually carried out is separated through the flip-flop 224, and data are taken into a data holding unit 226 synchronizing with a scan clock so as to scan-design the data holding unit 226. - 特許庁

クロック周波数が高くてもクロック復元回路(データ同期回路)を作る回路素子の最大動作速度の境界で幾つかの設計上の問題の克服を図る。例文帳に追加

To perform accurate high-speed data transfer by recovering a clock signal from a serial data stream, regardless of a PVT variation and a layout variation, even at an extremely high frequency. - 特許庁

本発明はプリンタ装置等の電子機器内で使用するクロック信号の発生装置に関し、特に高い周波数のクロック信号（ＣＬＫ）を使用することなく、比較的低い周波数の発振器を使用し、回路設計等を容易にした同期クロック発生装置を提供するものである。例文帳に追加

To provide a synchronizing clock generator that uses an oscillator with a comparatively low frequency so as to facilitate the circuit design or the like without the need for use of a clock signal(CLK) with an especially high frequency with respect to the generator of the clock signal used in an electronic equipment such as a printer. - 特許庁

クロックジェネレータ不要で消費電力が小さい非同期回路に好適であって、ハザード対策及び遅延の見積もりが容易で設計が簡単な非同期回路を提供することを目的としている。例文帳に追加

To provide the asynchronous circuit of which a clock generator is not required, which is suitable for the asynchronous circuit with low-power consumption and which is easy to achieve hazard countermeasures and estimation of delays, and which is simple to design. - 特許庁

フリップフロップ及びクロックツリーのレイアウトを優先して行うことにより、設計時間を短縮するとともに、イタレーションを回避することができる同期回路設計方法を提供する。例文帳に追加

To provide a synchronous circuit designing method capable of shortening designing time, and avoiding iteration by conducting layout of flip-flops and a clock tree with priority. - 特許庁

階層設計されたLSIの最上位階層にあるクロックエンコーダ１に入力されたクロック信号の周波数情報と各ブロックまでの遅延情報を、各ブロックに設置されたクロックデコーダ３に伝えることにより、各ブロック内の全ての同期素子に遅延差なくクロック信号を分配する。例文帳に追加

Frequency information on the clock signal to be input to a clock encoder 1 in the outermost hierarchy of the hierarchy-designed LSI and delay information on a part up to each block are transmitted to a clock decoder 3 installed in each block, and the clock signal is distributed without difference delays to all synchronous elements inside each block. - 特許庁

ＬＳＩ同期回路の設計に関して、回路を全くランダムに分割でき、回路規模が増大するに従い、クロックの立上がり、または立下がり時のピーク電流が大きくなり、ピーク電流に起因するＥＭＩノイズが増大するのを防ぐことができる同期回路の設計方法を提供する。例文帳に追加

To provide a design method for a synchronizing circuit by which the circuit can be divided entirely at random and an EMI noise caused by a peak current is prevented from increasing because of an increased peak current at clock leading or training with an increase in the circuit scale with respect to the design of the LSI synchronizing circuit. - 特許庁

上位レベルのクロック位相管理において、各ブロックへ分配するクロック経路の最適化を不要とするとともに、回路規模の増大を抑制し、また回路チューニングによる設計期間の増加を最小限に抑えることが可能な自己同期型ブロック処理装置を得る。例文帳に追加

To achieve a self-synchronizing block processor which can dispense with the optimization of a clock route for distributing to each block, and suppress the increase of circuit size, and can suppress the increase of design period by way of circuit tuning, in higher-level clock phase management. - 特許庁