In this case n = 24, therefore 58 + 192 = 250 registers発音を聞く 例文帳に追加

この倍には n = 24 なので、 58 + 192 = 250 レジスタが必要となる。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

The n-pieces of shift registers 3a, 3b, ..., 3n are connected at the left end side.例文帳に追加

ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎは、左端部側で接続される。 - 特許庁

In the FPGA 50(n), an FIFO 52(n), a correcting register 54(n), a computing circuit 56(n), and an output control circuit 58(n) are configured.例文帳に追加

ＦＰＧＡ５０(n)の中には、ＦＩＦＯ５２(n)、補正レジスタ５４(n)、演算回路５６(n)および出力制御回路５８(n)が構築されている。 - 特許庁

This control circuit is provided with a shift register, consisting of serially connected resisters of n×m pieces, an input terminal for inputting a data to a register at one end of the registers of n×m pieces, clock signal lines connected to all registers, and an output terminal for outputting a data from a register, at the other end of the registers of n×m pieces.例文帳に追加

直列に接続されたｎ×ｍ個のレジスタからなるシフトレジスタと、ｎ×ｍ個のレジスタの一端のレジスタへデータを入力イするための入力端子と、総てのレジスタに接続されたクロック信号線と、ｎ×ｍ個のレジスタの他端のレジスタからデータを出力するための出力端子とを有する。 - 特許庁

A shift register group 101 consists of n-pieces of shift registers in which data input terminals of the shift registers with m-stages of registers connected in series are connected to one another.例文帳に追加

シフトレジスタ群１０１は、ｍ段のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続したｎ個のシフトレジスタから構成される。 - 特許庁

Then, an input value setting section 21 sets the input value to an initial-stage register 1(23), and a transfer control section 22 sequentially executes passing of data values to registers 2(24), 3(25), ..., n(26).例文帳に追加

そして、入力値設定部２１が初段のレジスタ１（２３）に入力値をセットし、転送制御部２２がレジスタ２（２４）、レジスタ３（２５）、…、レジスタｎ（２６）へと順にデータ値の受け渡しを実行する。 - 特許庁

A gate driver comprises [N+2] cascade-connected stages (N: a positive number of ≥2) of shift registers configured to output signals sequentially such that an [n]th shift register (1≤n≤N) is reset by an [n+2]th output signal of an [n+2]th shift register which is two stages behind.例文帳に追加

本発明のゲートドライバは、順次に出力信号を出力する［Ｎ＋２］段（Ｎは２以上の正数）のシフトレジスタをカスケード接続して構成され、第［ｎ］段目のシフトレジスタ（ｎは、１≦ｎ≦Ｎ）は、２つ後段である第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号によりリセットされる。 - 特許庁

The 2n-bit command having the register designation field has the register designation field in the former n-bit, and the arrangement of the register designation field on the former n-bit is matched to the arrangement of the register designation field in the n-bit command.例文帳に追加

レジスタ指定フィールドを有する２ｎビットの命令は、その前半ｎビットにレジスタ指定フィールドを有し、その前半ｎビット上でのレジスタ指定フィールドの配置が、ｎビットの命令におけるレジスタ指定フィールドの配置と揃えられている。 - 特許庁

A register 114 stores data for n-1 bytes in the data of (n) bytes stored in the register 112 before one operating cycle.例文帳に追加

この時、レジスタ１１４には、１動作周期前にレジスタ１１２に格納されていたｎバイトのデータのうち、ｎ−１バイト分のデータが格納される。 - 特許庁

If the same data exist, TAG data of a TAG register in a corresponding TAG register file are rewritten to a maximum value N.例文帳に追加

同一データが在る場合には対応するＴＡＧレジスタファイル中のＴＡＧレジスタのＴＡＧデータを最大値Ｎに書き換える。 - 特許庁

The storage value of the commercial register 12 is outputted as a quotient, and the storage value N of the remainder register 11 is outputted as a remainder.例文帳に追加

商用レジスタ１２の記憶値が商として出力され、剰余用レジスタ１１の記憶値Ｎが剰余として出力される。 - 特許庁

A shift register 3 converts a data input Din by n×d bits into a parallel signal and a register 6 latches the signal.例文帳に追加

シフトレジスタ３によりデータ入力Ｄ_inのうちのｎ×ｄビット分をパラレル信号に変換し、レジスタ６によりラッチする。 - 特許庁

The dedicated and general register banks of an N-bit data processing register, a selector, a multiplier and an accumulator are provided or used.例文帳に追加

Ｎビットデータ処理レジスタの専用および一般レジスタ・バンク、セレクタ、乗算器およびアキュムレータが具備ないし使用される。 - 特許庁

Read data LATX <n:0> of the latch circuit 3 is transferred to the shift register 4.例文帳に追加

前記ラッチ回路３の読み出しデータＬＡＴＸ<n:0>は、シフトレジスタ４に転送される。 - 特許庁

To improve a shift register having several cascaded stages (n-1, n, n+1).例文帳に追加

多数の縦続された段（ｎ−１，ｎ，ｎ＋１）を有するシフトレジスタの改良に関する。 - 特許庁

Additionally, the area of the register R2, which stores the filter operation data X[n], is overwritten and updated by the filter-operated data Y[n].例文帳に追加

さらに、レジスタＲ２のＸ［ｎ］を保持していた領域は、Ｙ［ｎ］によって上書き更新される。 - 特許庁

One testing mode is specified by n data held in the n registers.例文帳に追加

ｎ個のレジスタに保持されているｎ個のデータによって１つのテストモードが特定される。 - 特許庁

In the gate line driving circuit including many stages of shift registers capable of bi-directional shifting, a start pulse SP is input to a unit shift register SR_1 in the first stage and a unit shift register SR_n in the last stage out of many stages of shift registers.例文帳に追加

双方向シフトが可能な多段のシフトレジスタを備えるゲート線駆動回路において、多段のシフトレジスタの最前段の単位シフトレジスタＳＲ_1と、最後段の単位シフトレジスタＳＲ_nにはスタートパルスＳＰが入力される。 - 特許庁

The counter circuit comprises an initial value register single port RAM 5, having initial value registers 50 allotted for storing N initial values; a counter register single port RAM 6 having N counter registers 60 disposed therefor; and a control circuit 7 for executing counter processes for counters.例文帳に追加

Ｎ個の初期値を記憶する初期値レジスタ５０が割り当てられている初期値レジスタシングルポートＲＡＭ５と、Ｎ個のカウンタレジスタ６０が配置されているカウンタレジスタシングルポートＲＡＭ６と、各カウンタに対するカウンタ処理を行う制御回路７とで構成される。 - 特許庁

The cyclic shift register 110 sequentially circulates the contents of n-sets of register cells r1, r2,..., rn-m, rn-m+1,..., rn-1, rn with fs=(m+n)fc, with respect to fc which is the output frequency of the decoder 101.例文帳に追加

巡回型シフトレジスタ１１０は、信号化器１０１の出力周波数ｆ_cに対し、ｆ_s＝(ｍ＋ｎ)ｆ_cでｎ個のレジスタセルｒ_1、ｒ_2、…、ｒ_n-m、ｒ__n-m+1、…、ｒ_n-1、ｒ_nの内容を順次巡回させる。 - 特許庁

A data multiplexing part 102 performs time division multiplexing of the data of input digital data terminals 101 consisting of N systems, the multipelxed data are inputted to a shift register 103 having N-stage registers needed to delay the data, and the data stored in the register are successively shifted to the next register to be delayed by inputting a clock to the register 103 from a clock input terminal 104.例文帳に追加

Ｎ系統ある入力ディジタルデータ端子１０１のデータを、データ多重化部１０２で時分割多重化し、多重化したデータを遅延させるのに必要なN段のレジスタを有するシフトレジスタ１０３に入力し、シフトレジスタ１０３にクロック入力端子１０４からクロックを入力することでレジスタに格納されたデータを順番に次レジスタにデータを移動させ遅延させる。 - 特許庁

The integrated circuit device 10 includes a shift register 18 which includes first to Nth (N is an integer of 2 or larger) registers 12_1, ..., 12_N, is input with serial data SD and outputs the serial data SD through the first to Nth registers 12_1, ..., 12_N, and a special register 19 which holds an output SR of the shift register 18 and outputs the serial data SD.例文帳に追加

集積回路装置１０は、第１〜第Ｎ（Ｎは２以上の整数）のレジスター１２_１、・・・、１２_Ｎを有するシフトレジスター１８であって、シリアルデータＳＤを入力し、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎを介してシリアルデータＳＤを出力するシフトレジスター１８と、シフトレジスター１８の出力ＳＲを保持し、シリアルデータＳＤを出力する専用レジスター１９と、を含む。 - 特許庁

In forward shift operation, a unit register circuit in an (n+4)th-stage corresponding to a tail stage of the bidirectional shift register outputs a pulse G(n+4) in synchronism with a clock pulse V(n+4) input to the unit register circuit in the (n+4)th stage when a reference point N1 is at H level.例文帳に追加

順シフト動作において、双方向シフトレジスタの後尾段に当たる第（ｎ＋４）段の単位レジスタ回路は、基準点Ｎ１がＨレベルのとき、第（ｎ＋４）段の単位レジスタ回路に入力されるクロックパルスＶ（ｎ＋４）に同期してパルスＧ（ｎ＋４）を出力する。 - 特許庁

Each pseudorandom number generation circuit comprises an input terminal for N-bit input data Din, an N-bit register, an output terminal for output data Dout from the N-bit register, and a modulation circuit on a feedback path from the output to input of the N-bit register.例文帳に追加

各擬似乱数生成回路は、Ｎビットの入力データＤｉｎの入力端子と、Ｎビットレジスタと、Ｎビットレジスタからの出力データＤｏｕｔの出力端子と、Ｎビットレジスタの出力から入力へのフィードバック経路に設けられる変調回路とを備える。 - 特許庁

This motor driver has a register which indicates a pointer to start the DMA transfer of N steps in a single excitation unit cycle, and the configuration of that register is of double-register structure.例文帳に追加

本発明によるモータ制御回路は、一励磁単位周期ＮステップのＤＭＡ転送を開始するポインタを指し示すレジスタを有し、かつそのレジスタの構成はダブルレジスタ構造であることを特徴としている。 - 特許庁

An overflow control gate 162 and an overflow drain 164 are arranged on an N-th register gate 142N of one transfer register 140A out of two transfer registers 140A, 140B which have the same characteristics.例文帳に追加

同一特性の２つの転送レジスタ１４０Ａ、１４０Ｂのうちの一方の転送レジスタ１４０ＡのＮ番目のレジスタゲート１４２Ｎにオーバーフローコントロールゲート１６２及びオーバーフロードレイン１６４が設ける。 - 特許庁

On the other hand, if the same data do not exist in the file 3b, the TAG register of TAG data 0 is retrieved, the data are rewritten into the value N and simultaneously the parameter data written in a TEMP register 3f are copied into the register 3b.例文帳に追加

一方、レジスタファイル3bに同一データが存在しない場合にはＴＡＧデータ０のＴＡＧレジスタを検索し、そのデータを最大値Ｎに書き換え、併せて、ＴＥＭＰレジスタ3fに書き込んであるパラメータデータを該当のレジスタにコピーする。 - 特許庁

A noise level specifying means is constituted of a register 23, a comparator 24 and a register 25, and the minimum value of the dispersion coefficient (output from the subtracter 22) is stored in the register 23 in each of a non-saturated pulse PH and the minimum load pulse PL_2', to be output as the noise index N from the register 25.例文帳に追加

又、レジスタ２３、比較器２４、レジスタ２５でノイズレベル特定手段を構成し、非飽和パルスＰ_H と最小値ロードパルスＰ_L2’でばらつき係数（減算器２２の出力）の最小値をレジスタ２３に記憶し、レジスタ２５からそれをノイズ指標Ｎとして出力する。 - 特許庁

The output of the comparator is connected to a trigger input of a register having N-bit width.例文帳に追加

比較器の出力はＮビット幅を有するレジスタのトリガ入力に接続される。 - 特許庁

This semiconductor circuit is constituted by cascading (n) register circuits REG0 to REGn-1.例文帳に追加

本発明の半導体回路は、ｎ個のレジスタ回路REG0〜REGn-1を縦続接続して構成される。 - 特許庁

The semiconductor memory 50 has memories, sense amplifiers, and shift registers all arranged and formed in n stages.例文帳に追加

半導体記憶装置５０には、メモリ部、センスアンプ部、及びシフトレジスタがｎ段配置形成される。 - 特許庁

The counter includes an N-bit register latching each bit of the count value.例文帳に追加

カウンタは、カウント値のそれぞれのビットをラッチするＮビットレジスタを備える。 - 特許庁

The register ring 7 is made of a steel material with tensile strength of 1,000 to 3,500 N/mm^2.例文帳に追加

レジスタリング７を引張り強度１０００〜３５００Ｎ／ｍｍ^２の鋼材料で形成する。 - 特許庁

Changing a sampling frequency used for analog/digital conversion, number of stages of the shift registers 11 and an operating frequency S into a multiple of n (n is a positive integer being 2 or over), outputs of the shift register 11 are extracted at an interval of (n-1) and number of coincidence between the extracted outputs and the outputs of the register is calculated.例文帳に追加

Ａ／Ｄ変換に用いるサンプリング周波数とシフトレジスタ１１の段数及び動作周波数Ｓをｎ倍（ｎは２以上の正の整数）にし、シフトレジスタ１１の出力を（ｎ−１）つおきにとり、この出力とレジスタ１３の出力との一致の数を計算する。 - 特許庁

In both the 2n-bit command and the n-bit command, a shift operation necessary for cutting out the register designation field from the command can be simplified or deleted by mutually matching the register fields of the 2n-bit command and the n-bit command, and the register contention determination processing can be speeded up.例文帳に追加

２ｎビットの命令でもｎビットの命令であっても、命令からレジスタ指定フィールドを切出すために必要なシフト動作を２ｎビット命令とｎビット命令のレジスタフィールドを揃えることにより、単純化もしくは削除することができ、レジスタ競合判定処理を高速化できる。 - 特許庁

Input circuits 102 input a common test pattern to each of pairs of shift registers in, for example, two lines out of the N lines of the N-line M-stage shift register circuit 101.例文帳に追加

Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１のＮ行のうち例えば２行のシフトレジスタ回路を１組として、各組において、１組の２行のシフトレジスタ回路に対して入力回路１０２が共通の同一テストパターンを入力する。 - 特許庁

The modulation circuit modulates DRout from the N-bit register with Din to generate DRin to be input into the N-bit register.例文帳に追加

変調回路は、上記Ｄｉｎを用いてＮビットレジスタからのＤＲｏｕｔを変調することによって、Ｎビットレジスタに入力されるＤＲｉｎを生成する。 - 特許庁

The control circuit provides shift data (14) for scanning the (n+1)-th field to the shift register during the transfer of shift data (13) for scanning the n-th field by the shift register.例文帳に追加

制御回路は、シフトレジスタがｎフィールドを走査するためのシフトデータ（１３）を転送している最中に、ｎ＋１フィールドを走査するためのシフトデータ（１４）をシフトレジスタに与える。 - 特許庁

The semiconductor integrated circuit 110 has a register map 1 to a register map N (121, 131, 141) wherein the allocations of address bits are rearranged in correspondence with a mode 1 to a mode N (120, 130 and 140).例文帳に追加

半導体集積回路１１０は、モード１からモードＮ（１２０、１３０、１４０）に対応して、アドレスビットの割り当てを組み換えたレジスタマップ１〜レジスタマップＮ（１２１、１３１、１４１）を有する。 - 特許庁

Then, whether or not a difference between the N interval value of a first time stored in the register A and the N interval value of a second time stored in the register B is within an allowable range is discriminated (step SA8).例文帳に追加

次に、レジスタＡに格納された１回目のＮインターバル値とレジスタＢに格納された２回目のＮインターバル値との差が、許容範囲内か否かを判別する（ステップＳＡ８）。 - 特許庁

This mean value filter is provided with a counter for counting the number of input data, and filter coefficients 1/N and (N-1)/N are calculated from a counter value N.例文帳に追加

平均値出力を記憶する遅延レジスタを設け、新しい入力データに1/Ｎを掛け、遅延レジスタのデータ値に（Ｎ-1）/Ｎを掛けて加算した値を新しい平均値出力とする。 - 特許庁

A register 13 holds clock recovery information being a remainder resulting from dividing an accumulated value of clocks by a natural number N, and a register 17 holds a remainder resulting from dividing an accumulated value of clocks of a VCXO 25 by a natural number N.例文帳に追加

レジスタ１３は、クロックの累積値を自然数Ｎで除算した剰余であるクロック再生情報を保持し、レジスタ１７は、ＶＣＸＯ２５のクロックの累積値を前記自然数Ｎで除算した剰余を保持する。 - 特許庁

The shift register 100 generates the desired digital serial signal Ds consisting of (m+n)-sets of digital signals dn-m+1,..., dn, d1, d2,..., dn-m, dn-m+1,..., dn.例文帳に追加

こうして出力レジスタセルｒ_n_-m+1の内容を順次出力することにより、所望のディジタル直列信号Ｄ_s「ｄ_n-m+1、…、ｄ_n、ｄ_1、ｄ_2、…、ｄ_n-m、ｄ_n-m+1、…、ｄ_n」を生成することができる。 - 特許庁

Since the data in which the ID is set is received by the applicable register with ID and only the remaining pieces of data at normal rate are received by the interruption register IR by N ID masking part 4, data transfer from the interruption register IR is not so frequently performed as to hinder execution of other processings.例文帳に追加

ＩＤマスク部４はＩＤが設定されているデータは該当するＩＤ付レジスタで受信させ、残りの正常レートのデータのみを割り込みレジスタＩＲで受信させるので、割り込みレジスタＩＲからのデータ転送が他の処理の実行を妨げるほど頻繁に行われることはない。 - 特許庁