レジスタ1回路入の英語

前記シフトレジスタ回路１に電源が投入された際に、前記複数のスイッチ回路ＡＳＷの少なくとも１つが、前記複数のラッチ回路の少なくとも１つとクロック線ＣＬＫＬとを電気的に非接続する。例文帳に追加

When the shift register circuit 1 is powered ON, at least one of the switch circuits ASW electrically disconnects at least one of the latch circuits LATA and LATB from the clock line CLKL. - 特許庁

具体的には、クロック信号に同期した入力端子１からの入力データは、セレクタ回路４により、シフトレジスタ６には入力されず、データ発生回路５へと入力される。例文帳に追加

More specifically, input data from an input terminal 1 being synchronous with a clock signal is not inputted to a shift register 6, but inputted to a data generating circuit 5 by a selector circuit 4. - 特許庁

入出力回路１には、２入力ＮＯＲ回路ＮＯＲ１とインバータＩＮＶ１からなるシュミット回路３、ディープスタンバイ解除回路４、第１のレベルシフト回路５、及び第２のレベルシフト回路８が設けられ、ロジック・メモリ回路部２には、レギュレータ回路６及びレジスタが設けられている。例文帳に追加

The input/output circuit 1 is provided with a Schmitt circuit 3 composed of a 2-input NOR circuit NOR 1 and an inverter INV1, a deep standby cancellation circuit 4, a first level shift circuit 5 and a second level shift circuit 8, and the logic memory circuit part 2 is provided with a regulator circuit 6 and a register. - 特許庁

シフトレジスタ２は、比較回路１からデータを受けるごとに、既に記憶しているデータをシフトさせ、最下位のビットに比較回路１が生成したデータを挿入する。例文帳に追加

Each time the shift register 2 receives data from the comparing circuit 1, it shifts the already stored data and inserts the data generated by the comparing circuit 1 at the least significant bit. - 特許庁

メモリ回路１とロジック回路２を混載し、メモリ回路１にデータ入出力とアドレス入力のための共通端子１０を有する混載型半導体メモリにおいて、ロジック回路２への入力ピン１３に入力されたアドレスデータをメモリ回路１のアドレス格納レジスタ６に入力するテストコントロール回路９を備えた構成とした。例文帳に追加

A coexistent semiconductor memory in which a memory circuit 1 and a logic circuit 2 are incorporated and having a common terminal 10 for inputting/outputting data and inputting an address in the memory circuit 1, is provided with a test control circuit 9 inputting address data inputted to an input pin 13 for the logic circuit 2 to an address storing register 6 of the memory circuit 1. - 特許庁

ＨＤＬ記述１から入力した論理回路情報を、回路構造解析部３によりレジスタ、演算器、マルチプレクサなどの機能部品として構造解析する。例文帳に追加

A circuit structure analysis part 3 performs structural analysis to logic circuit information inputted from an HDL description 1 as a functional part such as a register, a computing element or a multiplexer. - 特許庁

アドレス比較回路１はライトレジスタの接点Ｗ１とアドレス比較用に設置したスレーブラッチ回路２３の接点Ｎ１とを比較接点として接続され、読出し制御信号ＲＥが入力される。例文帳に追加

An address comparing circuit 1 is connected to a contact point W1 of a write-register and a contact point N1 of the slave latch circuit 23 provided for comparing addresses as comparing points, and a read-out control signal RE is inputted. - 特許庁

入力側領域１には複数のデータエントリレジスタ１１ａ〜１１ｄ、書込みエントリ管理回路１０、フル信号生成回路１４を配置し、出力側領域２には読出しエントリ管理回路１３、エンプティ信号生成回路１５、出力選択器１６を配置する。例文帳に追加

A plurality of data entry registers 11a-11d, a write entry management circuit 10 and a full signal generating circuit 14 are arranged in an input side area 1, and a read entry management circuit 13, an empty signal generating circuit 15 and an output selector 16 are arranged in an output side area 2. - 特許庁