ワイヤードオアの英語

前述のレギュレータのそれぞれは、異常検出回路を有しており、その出力ピンa1〜anの出力信号が低抵抗139〜141を介してワイヤードオアされ、そのワイヤードオアされ信号が電源装置110を停止させる電源停止回路111の制御信号として使用される。例文帳に追加

Each of the regulators has an failure detection circuit, and wired OR of output signals of the output pins a1 to an of the regulators is performed via low resistances 139 to 141, and each of the signals subjected to wired-OR is used as a control signal of a power supply stop circuit 111 which stops a power source device 110. - 特許庁

ワイヤードオア方式によるプログラム確認読出しが可能であり、欠陷と関連したページバッファーからのデータ伝送を効率よく遮断できる不揮発性半導体メモリ装置を提供する。例文帳に追加

To provide a nonvolatile semiconductor memory device permitting program verifying readout by a wired-OR system and capable of efficiently blocking data transmission from a page buffer related to a defect. - 特許庁

比較回路には、２つの１ビット信号の一致／不一致を判定しその結果を出力し相互にワイヤードオア接続された複数個の１ビット比較器が設けられている。例文帳に追加

The comparator circuit is provided with plural one-bit comparators 10 which decide the coincidence/noncoincidence of two one-bit signals, output the results and are mutually subjected to wired OR connection. - 特許庁

直流成分除去回路１，第１の比較回路２，第２の比較回路３，反転回路４，第１の微分回路５，第２の微分回路６およびワイヤードオア回路７を設ける。例文帳に追加

A DC component eliminating circuit 1, a first comparing circuit 2, a second comparing circuit 3, an inverting circuit 4, a first differentiation circuit 5, a second differentiation circuit 6 and a wired OR circuit 7 are installed. - 特許庁

前記内部出力線はページバッファーそれぞれの出力ドライバーによって接地電圧に駆動されるので、ワイヤードオア方式によるプログラム確認読出しが可能である。例文帳に追加

Because the internal output line is driven to a ground voltage by an output driver of each page buffer, the program verifying readout by the wired-OR system is permitted. - 特許庁

３２ｂｉｔ幅のデータバスにワイヤードオア接続された２つの３２ｂｉｔのＤＲＡＭ８０，９０のｃｋ端子には、互いに反転したクロック信号が入力されている。例文帳に追加

Clock signals inverted from each other are input to ck terminals of two 32-bit DRAMs 80 and 90 wired OR-connected to a data bus of 32-bit width. - 特許庁

第１と第２の始動入賞検出信号ＳＳＡ，ＳＳＢは、ワイヤードオアされて、ラッチ信号生成回路１２０４の入力端子にＤに供給され、ラッチタイミング信号Ｓ２に同期してラッチ回路１２０５に供給される。例文帳に追加

The first and second start winning detecting signals SSA and SSB are wired-or, supplied to D of an input terminal of a latch signal generation circuit 1204 and supplied to a latch circuit 1205 synchronously with a latch timing signal S2. - 特許庁

本発明によれば、全てのラッチ回路の出力をワイヤードオア接続する場合と比べて、出力負荷が低減するため、高い信号品質を得ることが可能となる。例文帳に追加

The high signal quality can be obtained since an output load is decreased as compared with such a case that the outputs of all latch circuits are made to be wired-OR connected. - 特許庁