故障率試験の英語

また、加速劣化試験を施し所定時間毎に故障と判定された部品の特徴量を測定し、特徴量に対する故障確率密度分布を導出する（工程２）。例文帳に追加

The accelerated degradation test is carried out, and the characteristic quantity of the parts judged to be failed at every predetermined time to derive the failure probability density distribution to the characteristic quantity (Process 2). - 特許庁

ＣＰＵやＤＳＰ等のＬＳＩ内部におけるＲＡＭ用の試験装置及び試験方法に関し、特に障害解析において故障の物理位置情報を表すＦＢＭ情報（フェイルビットマップ）の取得を効率良く行うこと。例文帳に追加

To efficiently capture FBM (a fail bit map) information for indicating physical position information of failure in a testing device and an testing method, especially in the failure analysis, for a RAM inside an LSI chip, such as a CPU and a DSP. - 特許庁

故障モジュールに対し、調整、交換、修理を施すことで良モジュールとなった場合、その他のモジュールの故障推定率を更新することで、次に調整等を行うモジュールの優先順位決定の精度を高めることができるシステム試験装置を提供する。例文帳に追加

A system testing apparatus is provided which, when a faulty module has turned into a conforming module as a result of adjustments, replacement or repair, can increase the accuracy of determining the priority of the next module to be adjusted, etc., by updating the assumed rate of failure of other modules. - 特許庁

量産試験時にデータ送受信におけるジッタトレランスについて試験することができ、故障検出率の向上を図ることができるデータ送信装置およびジッタ送信回路を備える入出力インタフェース回路を提供する。例文帳に追加

To provide a data transmission device and an input/output interface circuit with a jitter transmission circuit, capable of testing for jitter tolerance in data transmission/reception at the time of a mass production test and of improving a fault detection rate. - 特許庁

ショート回路を有するキャリブレーションウェハを用い、故障率が低く、キャリブレーション時間が最小で、精度の高い半導体試験装置を実現する。例文帳に追加

To provide a semiconductor testing apparatus with a low failure rate, a minimum calibration time, and high accuracy through the use of a calibration wafer having a short circuit. - 特許庁

プリント回路基板の配線の故障を最小限のコストと時間で特定する埋め込み型時間領域反射率試験の方法及び装置を提供する。例文帳に追加

To provide a method and an apparatus for testing embedded-type time domain reflectivity that specify faults in the wirings in a printed circuit substrate with minimum cost, and in minimum time. - 特許庁

組込み自己試験法によるテスト機構を備えた半導体集積回路において、診断テストパターン数を増加させずに故障検出率を向上させることができるプログラムを提供する。例文帳に追加

To provide a program of improving a failure detection rate without increasing the number of diagnostic test patterns in a semiconductor integrated circuit having a test mechanism by an incorporated self-test method. - 特許庁

本発明は、短時間で効率的に、プリント回路基板とアームとを並行に設定し、誤差をできるだけ小さくすることよって、確実に擬似故障を発生させ、プリント回路基板の試験を行うことを目的とする。例文帳に追加

To surely make testing a printed circuit board generate pseudo-failures, by setting the printed circuit board in parallel to an arm efficiently in a short time, to reduce errors as far as possible. - 特許庁