耐圧試験回路の英語

絶縁耐圧試験は、プリント回路板１０単体で各伝送ライン５，６と第２フレームグランド端子１２との間に試験用電圧を印加して行う。例文帳に追加

A withstand voltage test is executed by applying testing voltages between the respective transmission lines 5, 6 and the second frame ground terminal 12 in a single body of the printed wiring board 10. - 特許庁

被試験インバータが異常停止したときに起こり得る、直流入力コンデンサへの耐圧以上の電圧印加による直流入力コンデンサおよびその周辺回路の劣化または耐圧破壊を防止することができるインバータ試験装置を提供する。例文帳に追加

To provide an inverter-testing device, capable of preventing a DC input capacitor and its peripheral circuit from deterioration or voltage breakdown, due to the application of voltage higher than the break withstand voltage applied to the DC input capacitor, which is likely to occur, when the inverter to be tested has made abnormal stop. - 特許庁

電圧印加部は、半導体集積回路に設けられた、半導体素子に印加する試験電圧を測定するための耐圧測定回路素子１１に予め定められた電圧を印加する。例文帳に追加

The voltage application part applies the voltage previously determined on a breakdown measurement circuit element 11 provided in the semiconductor integrated circuit and for measuring a test voltage applied to the semiconductor element. - 特許庁

半導体集積回路装置のＥＳＤ試験において発生する電源ラインの電位上昇に起因する出力回路のサージ耐圧の低下を抑制する。例文帳に追加

To suppress the lowering of the surge withstand voltage of an output circuit due to an increase in the potential of a power supply line occurring at the time of ESD test of a semiconductor integrated circuit device. - 特許庁

この発明は、ライン−フレームグランド間ＦＧの耐圧試験を満たし、コモンモードのサージ電流がグランドに流れ込むのを防止し、スイッチング電源の出力電圧の変動を防止することができるスイッチング電源用のノイズフィルタ回路を提供することを目的とする。例文帳に追加

To provide a noise filter circuit for a switching power supply that satisfies a withstand voltage test between a line and frame ground FG, and that prevents fluctuations in an output voltage of the switching power supply by inhibiting a surge current in a common mode from flowing into the ground. - 特許庁

ＥＳＤ試験時に、外部接続用パッド１に正電荷を印加すると静電放電保護回路２の第１のＮチャネル型ＭＩＳトランジスタ７がオフし、第２のＮチャネル型ＭＩＳトランジスタ８がオンすることで、静電放電保護回路のブレークダウン電圧が低下し、サージ耐圧が向上する。例文帳に追加

When positive charges are applied to the pad 1 for external connection at the time of an ESD test, a first N-channel MIS transistor 7 in the electrostatic discharge protective circuit 2 is turned off and a second N-channel MIS transistor 8 is turned on to lower the breakdown voltage of the electrostatic discharge protective circuit thus enhancing surge resistance. - 特許庁

本発明は、フラットディスプレイ装置及びフラットディスプレイ装置の試験方法に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用して、耐圧の低いトランジスタを用いる場合であっても、信頼性の劣化を有効に回避して確実に欠陥画素に係るスクリーニングを実行することができるようにする。例文帳に追加

To securely carry out screening for a defective pixel by effectively avoiding deterioration in reliability even when a transistor with low breakdown voltage is used by applying a flat display device and a testing method for the flat display device to, for example, a liquid crystal display device having a driving circuit formed on an insulating substrate in one body. - 特許庁