3-D integrationとは 意味・読み方・使い方

As more detail will be given in Section 3 of Chapter 3, 2010 APEC in Japan will focus the followings as major agendas: (a) Evaluation of the achievement of “Bogor Goals”, (b) Improvement of regional economic integration (c) Establishment of growth strategies for APEC region, and (d) Advancement of “Human Security”.例文帳に追加

第3章第3節で詳述するが、2010年日本APECでは、（a）「ボゴール目標」の達成評価、（b）地域経済統合の深化、（c）APEC地域の成長戦略の策定、（d）「人間の安全保障」の促進、を主要課題として取り組むこととしている。 - 経済産業省

The integration value is converted into a digital signal by an A/D converter 3 and the digital signal is compared with a threshold by a comparator circuit 4.例文帳に追加

該積算値は、Ａ／Ｄ変換器３によりデジタル信号に変換され、比較回路４で閾値と比較される。 - 特許庁

The microcomputer 1 outputs a reset signal for resetting the A/D converter 2 to an integration circuit 3 through its own serial communication terminal 10 and the integration circuit 3 separates the reset signal from a serial pulse signal for serial communication by the integrating operation of the input signal and outputs the separated reset signal to the reset terminal of the A/D converter.例文帳に追加

また、１チップマイクロコンピュータ１は自己のシリアル通信端子１０を通じて積分回路３にＡ／Ｄコンバータ２のリセットのためのリセット信号を出力し、積分回路３はこのリセット信号を入力信号の積分操作によりシリアル通信用のシリアルパルス信号から分離してＡ／Ｄコンバータ２のリセット端子２３に出力する。 - 特許庁

An output U of the integration device 2 is compared with an output U corresponding to one preceding clock by a comparator 3, and an output Y of the comparator 3 is delayed by a one clock delay device 6 and given to the 1-bit D/A converter 5, and then fed back to the subtractor 1.例文帳に追加

積分器２の出力Ｕは比較器３にて１クロック前の値と比較され、比較器３の出力Ｙは１クロック遅延６された後、１ビットのアナログ信号に変換５され、減算器１にフィードバックされる。 - 特許庁

An integrator 2 applies integration processing to a signal B on the basis of an input signal, that is the signal B obtained by adding a feedback input D being a negatively fed back 1-bit signal from a 1-bit quantizer 3, to the input signal A.例文帳に追加

積分器２は、入力信号Ａに基づいた信号Ｂ、すなわち入力信号Ａに、１ビット量子化器３からの１ビット信号を負帰還した帰還入力Ｄを加算した信号Ｂ、に対して積分処理を施す。 - 特許庁

The digital/analog converter is configured with 4 D-flip-flop circuits 10-1-10-4, 4 multipliers 12-2-12-4, 3 adders 14-1-14-3, a digital/analog converter 16, and 2 integration circuits 18-1, 18-2.例文帳に追加

Ｄ／Ａ変換器は、４つのＤ型フリップフロップ１０−１〜１０−４、４つの乗算器１２−１〜１２−４、３つの加算器１４−１〜１４−３、Ｄ／Ａ変換器１６、２つの積分回路１８−１、１８−２を含んで構成されている。 - 特許庁

The oversampling processing circuit is configured with 4 D-flip- flop circuits 10-1-10-4, 4 multipliers 12-1-12-4, 3 adders 14-1-14-3, and 2 integration circuits 16-1, 16-2.例文帳に追加

オーバーサンプリング処理回路は、４つのＤ型フリップフロップ１０−１〜１０−４、４つの乗算器１２−１〜１２−４、３つの加算器１４−１〜１４−３、２つの積分回路１６−１、１６−２を含んで構成されている。 - 特許庁