In this state, the inner bit 14 rotates in a first direction so that a key 36 of the ring bit engages with a key receiving groove 58 of the inner bit 14, and in accordance with the rotation of the inner bit 14 in the first direction, the ring bit also rotates in the first direction.例文帳に追加

その状態で、インナービット１４が第１の方向に回転することで、リングビットのキー３６が、インナービット１４のキー受け溝５８に係合し、インナービット１４の第１の方向の回転に伴って、リングビットも第１の方向に回転する。 - 特許庁

Then, from an output bit selecting part 36 based on the observation bit data, the bit data of data output from the register 35 is output as a signal Dn.例文帳に追加

続いて出力ビット選択部３６からは観測ビットデータに基づいて、レジスタ部３５から出力されたデータのビットデータが信号Ｄｎとして出力される。 - 特許庁

The sleeve 36 is arranged in the bit housing 34, and has a bit hole 36c for extending the driver bit 32 installed to the rotational driving mechanism 30.例文帳に追加

スリーブ３６はビットハウジング３４内に配置され、回転駆動機構３０に取り付けられたドライバビット３２が延在するビット孔３６ｃを有する。 - 特許庁

On the other hand, in the case where the digital signal is outputted to the under test device 16, the digital bit stream 20 is inputted to the driver 36 by the first switch 38, and by the second switch 40, a determined level analogue signal 42 coming from a D/A converter 44 is made reference signal Vih of the driver 36.例文帳に追加

一方、デジタル信号を被検査デバイス16へ出力する場合は、第１のスイッチ38によりデジタルビットストリーム20をドライバ36に入力し、第２のスイッチ40により、D/Aコンバータ44から到来する一定レベルのアナログ信号42をドライバ36のリファレンス信号Vihとする。 - 特許庁

The P/S converter 34 converts eight-bit parallel data into one to four serial data, and transfers the converted data to an LCD control circuit 36.例文帳に追加

Ｐ／Ｓ変換器３４は、８ビットパラレルデータを１乃至４本のシリアルデータに変換して、ＬＣＤ制御回路３６に印加する。 - 特許庁

A data demodulation part 34 sequentially reads the serial data 24 by bit in synchronization with the demodulation clock signal 36.例文帳に追加

データ復調部３４は、復調用クロック信号３６に同期してシリアルデータ２４を１ビットずつ順次読込む。 - 特許庁

The drill 10 includes a cylindrical cutting bit 12, a guide portion 32, and a taper coupler 36, and a rod 26 is penetrated through these component parts.例文帳に追加

削孔具１０は、円柱状の切削用ビット１２と、ガイド部３２と、テーパカプラー３６とを含み、これらにロッド２６を貫通する。 - 特許庁

A gate 36 controlled by a multiplexer control device 44 controls double use of bit lines depending on a selection mode.例文帳に追加

マルチプレクサ制御装置４４が制御するゲート３６は、選択モードに依存してヒット線の２重使用を制御する。 - 特許庁

A current source (36) for read-out supplies a current in parallel to respective main bit lines BL0, BK1, BLm in read-out operation.例文帳に追加

読出し用電流源（３６）は、読出し動作において、各々の主ビット線ＢＬ０、ＢＬ１、ＢＬｍに並列的に電流を供給する。 - 特許庁

The drill bit 10 is assembled in a assembling end part 36 of a drill string 20 by this fracture type washer 24.例文帳に追加

ドリルビット１０は、破断型ワッシャー２４によりドリルストリング２０の組付端部３６に組み付けられる。 - 特許庁

A demapping section 38 demaps symbol data S outputted from the symbol memory 36 to generate an original bit row.例文帳に追加

デマップ部３８は、シンボルメモリ３６から出力されるシンボルデータＳをデマップし、元のビット列を生成する。 - 特許庁

Since the additional information is built in the margin bit, the additional information is obtained in an additional information decoder 36.例文帳に追加

このマージンビットには、付加情報が盛り込まれているため、付加情報デコーダ３６において付加情報を得る。 - 特許庁

A forward comparison part 27 compares the reference signals Pf with data following the fetched N-bit data, and a backward comparison part 36 compares the reference signals Pr with data before the fetched N-bit data.例文帳に追加

順方向比較部２７は参照信号Ｐｆと取り込んだＮビットデータの後に続くデータとを比較し、逆方向比較部３６は参照信号Ｐｒと取り込んだＮビットデータの前のデータとを比較する。 - 特許庁

An odd-numbered memory cell among memory cells arranged in the column direction is connected to the bit line 36 via a switch 21, and an even-numbered memory cell is connected to the bit line 35 via the switch 21.例文帳に追加

列方向に配列されるメモリセルのうち奇数番目のメモリセルはスイッチ２１を介してビット線３６に接続され、その偶数番目のメモリセルはスイッチ２１を介してビット線３５に接続されている。 - 特許庁

The part 35 detects an error of the bit selected by the part 33 by using the demodulation signal as reference, and a counter 36 counts the number of bit errors included in a decoded unit.例文帳に追加

比較部３５においては、復調信号を基準として、ビット選択部３３で選択されたビットの誤りを検出し、カウンタ３６において、復号単位内に含まれるビット誤り数をカウントする。 - 特許庁

A bit plane extracting section 41 reads out objective multivalued image data from a hard disc drive 36 (S102) and extracts the data of bit plane from that multivalued image data (S104).例文帳に追加

ビットプレーン抽出部４１は対象となる多値画像データをハードディスク装置３６から読み出し（Ｓ１０２）、その多値画像データからビットプレーンのデータを抽出する（Ｓ１０４）。 - 特許庁

When the print data is processed, respectively, through a bit map data converting section 28 - a bit map data transmitting section 36, processing results are stored as log data along with the time stamp.例文帳に追加

さらに、印刷データに対してビットマップデータ変換部２８〜ビットマップデータ送信部３６のそれぞれで処理を行うときに、タイムスタンプと共に処理結果をログデータとして保存する。 - 特許庁

It is equipped with a wordline 34 group which selects a row address of the memory cell array, a bit line 35 group and a bit line 36 group which select the column address.例文帳に追加

メモリセルアレイの行アドレスを選択するワード線３４群と、その列アドレスを選択するビット線３５群及びビット線３６群とを備えている。 - 特許庁

ATM frame data 100, inputted from the side of STM, are added with a parity bit by a PTY-generating part 10 and a PTY-imparting part 12, transferred via an I/O port 16 and a data bus 36 to a RAM 20 by the control of a DMA controller 18 and successively written on the RAM 20.例文帳に追加

STM 側から入力されたATM フレーム・データ100 は、PTY 生成部10とPTY 付与部12によりパリティビットが付加され、DMA コントローラ18の制御によりI/O ポート16およびデータ・バス36を介してRAM20 に転送されRAM20に順番に書き込まれる。 - 特許庁

The memory capacity of the symbol memory 36 can be reduced by storing the symbol data S (multilevel information exceeding binary) before demapping, not a demapped bit row (binary information), in the symbol memory 36.例文帳に追加

シンボルメモリ３６に、デマップしたビット列（２値情報）ではなく、デマップする前のシンボルデータＳ（２値を越える多値情報）を格納することで、シンボルメモリ３６のメモリ容量を削減できる。 - 特許庁

A coefficient modeling section 35 applies coefficient modeling processing, from multi-value data into binary data, to the coefficients after the quantization for bit plane encoding, a low-order bit plane replacement section 36 replaces a low-order bit plane with '0' by a number of 0s set by a replacement amount 101, and an arithmetic encoding section 37 applies the bit plane encoding to the result.例文帳に追加

量子化後の係数はビットプレーン符号化のために、係数モデリング部３５で多値データから２値データへの係数モデリング処理が行われ、下位ビットプレーン置換部３６にて置換量１０１で設定された数だけ下位ビットプレーンが“０”に置き換えられ、算術符号化部３７でビットプレーン符号化される。 - 特許庁

A parallel signal of 12 bit from a CDS (Correlated Double Sampling)&A/D section 103 or a parallel signal of 36 bit from an A/D section 104 is inputted in an LVDS conversion section 105, and the LVDS conversion section converts the inputted parallel signal into a serial signal for LVDS transmission.例文帳に追加

ＣＤＳ＆Ａ／Ｄ部１０３からの１２ｂｉｔのパラレル信号あるいはＡ／Ｄ部１０４からの３６ｂｉｔのパラレル信号は、ＬＶＤＳ変換部１０５に入力され、ＬＶＤＳ変換部１０５では入力されたパラレル信号をＬＶＤＳ伝送のためのシリアル信号に変換する。 - 特許庁

The receiver also includes a synchronization detection / turbo equalization changeover switch 35; a CRC decoder 36; an interleaver 37a; a de-interleaver 37b; an adder 38 for a coded bit logarithmic likelihood ratio and a de-interleave output; a MAP decoder 39; a discrimination unit 40; and a bit information output section 41.例文帳に追加

この受信機はまた、同期検波／ターボ等化切り替えスイッチ３５、ＣＲＣ復号器３６、インターリーバ３７ａ、デインターリーバ３７ｂ、符号化されたビットの対数尤度比とデインターリーバ出力の加算器３８、ＭＡＰ復号器３９、判定器４０、およびビット情報出力部４１を有している。 - 特許庁

A CPU 32 sets 1st addresses being different from each other in accordance with each check object bit check the existence/absence of a defect in each bit of an address of a RAM 36 and writes 1st data being different from each other in each of the addresses.例文帳に追加

ＣＰＵ３２は、ＲＡＭ３６のアドレスの各ビット毎に不良の有無を調べるために、各チェック対象ビットのそれぞれに対応して互いに異なる第１のアドレスを設定して、それぞれのアドレスに互いに異なる第１のデータを書き込む。 - 特許庁

Two wordlines in the wordline 34 group are simultaneously selected on prescribed conditions by using column decoders 31 and 32, stored data of the selected memory cell 20 is read to the bit line 35 group and the bit line 36 group simultaneously.例文帳に追加

行デコーダ３１、３２などを用いて、ワード線３４群のうちの２つのワード線を所定の条件で同時に選択し、この選択されたメモリセル２０の格納データを、ビット線３５群とビット線３６群とに同時に読み出すようになっている。 - 特許庁

A header pattern of the inputted data bit signal is detected in the header detecting part 32, the transmission data of the inputted data bit signal is detected in the data detecting part 34 and the detected data is transmitted to an establishing part 36.例文帳に追加

伝送データのデータビットパターンをＮビットおきに「０」が挿入されたパターンとし、ヘッダのビットパターンをＭ（Ｍ＞Ｎ）ビット数分「１」が連続して続くパターンとし、エンドマークのビットパターンをＬ（Ｌ＞ＮかつＬ≠Ｍ）ビット数分「１」が連続して続くパターンとする。 - 特許庁

Frequencies are successively lowered in subsequent states 46, 48, 50 and bit signals MSB2, MSB3, MSBn are generated in accordance with in which ranges frequencies of an input 36 enter and, finally, this converter outputs a digital signal whose bits are composed of these bit signals MSB1, MSB2, MSB3, MSBn.例文帳に追加

以降のステージ４６、４８、５０では順次周波数を低下させ、入力３６の周波数がどの範囲かに応じて、ビット信号ＭＳＢ_2、ＭＳＢ_3、ＭＳＢ_nを発生し、最終的に、ＭＳＢ_1、ＭＳＢ_2、ＭＳＢ_3、ＭＳＢ_nをそれぞれのビット信号とするデジタル信号として出力する。 - 特許庁

At a front end 34 of a rink bit 11, a plurality of crushing members 35 each having an upright portion 36 projecting forward and an inclined portion 37 formed from the top of the upright portion 36 along the periphery of the front end 34 in the direction opposite to a first direction are formed at predetermined angle intervals.例文帳に追加

リングビット１１の前端部３４には、所定の角度間隔で、それぞれが前方に突出する直立部３６と、直立部３６の頂点から前端部３４の周に沿って、第１の方向と逆方向に沿って形成される傾斜部３７と、を有する複数の破砕部材３５が形成される。 - 特許庁

This random access memory device is provided with a plurality of memory cells (30, 32), word lines (WL), plate lines (PLS), a plurality of bit lines (BL), a first global plate line (FGPL), a second global plate line (SGPL), a first switch circuit (34), and a second switch circuit (36).例文帳に追加

本発明に係わるランダムアクセスメモリデバイスは、複数のメモリセル(30,32）と、ワード線(WL）と、プレート線(PLS）と、複数のビット線(BL）と、第１グローバル・プレート線（FGPL）と、第２グローバル・プレート線（SGPL）と、第1スイッチ回路（34）と、第２スイッチ回路（36）と、を備える。 - 特許庁

Since elastic deformation of the auxiliary roller 36 or deflection of the surface of the topmost sheet of paper occur a little bit at that time, a portion of a large curvature radius R of a half-circumferential face 34a closer to the auxiliary roller 36 than a position 34p is brought into press-contact with the surface of the topmost sheet of paper.例文帳に追加

このとき、補助ローラ３６の弾性変形や最上層の用紙表面の撓みが若干生じることから、位置３４ｐよりも補助ローラ３６近くにおける半周面３４ａの大きな曲率Ｒの部分が最上層の用紙表面に圧接する。 - 特許庁

A bit stream analysis unit 32 analyzes a bit stream acquired by a bit stream acquisition unit 31, generates an index file by analyzing results of processes executed by an encoder 36 and a proxy file storage unit 37, supplies the index file to an index file storage unit 33 for storage and further supplies an I picture and a P picture to a decoder 34.例文帳に追加

ビットストリーム解析部３２は、ビットストリーム取得部３１により取得されたビットストリームを解析するとともに、エンコーダ３６、および、プロクシファイル記憶部３７により実行される処理の結果を解析し、インデックスファイルを生成し、インデックスファイル記憶部３３に供給して記憶させ、更に、ＩピクチャおよびＰピクチャを、デコーダ３４に供給する。 - 特許庁

The data written in the cell buffer are read in prescribed timing and fed to the buffer input output section 32 and a 16/8 parallel conversion section 36 reduces the bit width to a half.例文帳に追加

セルバッファに書き込まれたデータは、所定のタイミングで読み出されてバッファ入出力部に送られ、１６／８パラレル変換部３６においてビット幅が１／２倍される。 - 特許庁

An SRAM cell 1 comprises inverters 10, 20; n-type FETs (field effect transistors) 32, 34, 36, 38; word lines 42, 44 and bit lines 46, 48.例文帳に追加

ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、およびビット線４６，４８を備えている。 - 特許庁

A bit line contact 51 is formed on the surface of an n-type diffusion layer 36, and an n-type diffusion layer 27 is connected to a storage node electrode 22 through a buried strap 41 and a polysilicon electrode 22A.例文帳に追加

ｎ型拡散層３６の表面にはビット線コンタクト５１が形成され、ｎ型拡散層２７は、埋め込みストラップ４１、及びポリシリコン電極２２Ａを介してストレージノード電極２２に接続されている。 - 特許庁

A bit shift part 36 shifts each pixel value after the execution of the error correction by the number of bits canceling the coefficient of the integer multiple of 2 included in the conversion coefficient.例文帳に追加

ビットシフト部３６は、誤差補正が行なわれた後の各画素の値を、変換係数に含められ２の整数乗の係数を打ち消すビット数だけシフトする。 - 特許庁

By rotating the ring bit 11 in the forward rotation, the upright portions 36 of the crushing members 35 are brought into contact with the natural ground so as to crush the natural ground.例文帳に追加

リングビット１１が正回転方向に回転することにより、破砕部材３５の直立部３６が、地山に接触して、地山を破砕することができる。 - 特許庁

The image compressor 30 is provided with a predictive value generating section 31, a differential value generating section 32, a Hadamard transformation section 33, a quantization section 34, a bit separate section 35, a zigzag scan section 36, and a Huffman coding section 37.例文帳に追加

画像圧縮装置３０内に、予測値生成部３１、差分値生成部３２、アダマール変換部３３、量子化部３４、ビット分離部３５、ジグザグスキャン部３６、ハフマン符号化部３７を設ける。 - 特許庁

A thickness of the plate 50 is formed a bit smaller than a width of each recess 24A of the male body 12, and the recesses 24A of the male body 12 are engaged with the tip of the plate 50, when inserting the male body 12 into an opening part 36 of the female body 30.例文帳に追加

プレート５０の厚さは、雄体１２の凹部２４Ａの幅より若干小さく形成されており、雄体１２を雌体３０の開口部３６に挿入したときに、雄体１２の凹部２４Ａがプレート５０の先端部に係合される。 - 特許庁

A detecting part (34) for detecting a bar code pattern to be density converted from a bit map data (28), and an extending part (36) for changing a data expanding number in accordance with the detected result are set.例文帳に追加

ビットマップデータ（２８）から密度変換すべきバーコードパターンを検出する検出部（３４）と、検出結果に応じて、データ伸長数を変化する伸長部（３６）を設けた。 - 特許庁

The bit line 16 is formed as a polysilicon layer 32 and a CoSi layer 34 laminated thereon while provided with a sidewall 36 made of another insulating film such as SiN on the side.例文帳に追加

ビッド線は、ポリシリコン層３２とポリシリコン層３２上に積層されたＣｏＳｉ層３４の積層構造として形成され、側面にＳｉＮ等の絶縁膜からなるサイドウォール３６を備えている。 - 特許庁

The powder generated by the excavation with the boring bit 20 is mixed with the cooling medium A to form excavation slime B, and the excavation slime B is discharged to the outside from a discharge port 36 through a discharge passage 30.例文帳に追加

削孔ビット２０により削孔されたくり粉は、冷却媒体Ａとともに混合されて、掘削スライムBとなり、掘削スライムBは、排出通路３０を介して、排出口３６から外部に排出される。 - 特許庁

In radio equipment 8 for automatic meter-reading system, a wireless master station 81 and a wireless slave station 82 respectively hold bit synchronizing timing used for last receiving in memories 26 and 36.例文帳に追加

自動検針システム用無線装置８において、無線親局８１および無線子局８２は、それぞれ前回の受信時に使用したビット同期タイミングをメモリ２６、３６に保持している。 - 特許庁

If detecting the start of the transmission of the serial data 24 on the basis of the strobe signal 27, a demodulation-clock-signal generating part 33 generates a demodulation clock signal 36 that has the same signal waveform as that of the synchronization clock signal 26, rises at predetermined timing within a data period of each bit of the serial data 24, and indicates timing of reading data of each bit of the serial data 24.例文帳に追加

復調用クロック信号生成部３３は、ストローブ信号２７に基づいてシリアルデータ２４の伝送の開始を検出すると、同期用クロック信号２６と同じ信号波形を有し、かつシリアルデータ２４の各ビットのデータの周期内の予め定めるタイミングで立上り、シリアルデータ２４の各ビットのデータを読込むタイミングを表す復調用クロック信号３６を生成する。 - 特許庁

When a system controller 27 discriminates disk identifying data ID from TOC and reproducing mode identification data Im is the first reproducing mode for instructing arithmetic output reproduction in addition, a multiplexer 33 outputs audio data DAEx of 20 bit/sample via a selection circuit 36.例文帳に追加

システムコントローラ２７がＴＯＣからディスク識別データＩＤを判別し、さらに再生モード識別データＩｍが演算出力再生を指示する第１の再生モードであるとき、マルチプレクサ３３は選択回路３６を介して２０ビット／サンプルのオーディオデータＤＡＥｘを出力する。 - 特許庁