BBLとは 意味・読み方・使い方

The current source load 4 is composed of PMOS transistors QP1, QP2 provided between the pair of bit lines BL, bBL and a power terminal VCC, and an inverter 14 controlling them by an inversion potential of the pair of bit lines BL, bBL.例文帳に追加

電流源負荷４は、ビット線ＢＬ，ｂＢＬと電源端子ＶCCの間に設けられたＰＭＯＳトランジスタＱＰ１，ＱＰ２と、これらをビット線ＢＬ，ｂＢＬの反転電位により制御するインバータＩ４により構成した。 - 特許庁

A pair of bit lines BL, /BL is divided for each of, for example, 16 memory cells MCi (i=0-15), and one column is composed for each pair of divided bit lines BBL, /BBL.例文帳に追加

ビット線対ＢＬ、／ＢＬは、たとえば１６個のメモリセルＭＣｉ（ｉ＝０〜１５）毎に分割されており、この分割された分割ビット線対ＢＢＬ、／ＢＢＬ毎に１カラムを構成している。 - 特許庁

A sense amplifier (SA) 2 has a first sense node BLSA and a second sense node BBLSA connected to the pair of bit lines BL, BBL.例文帳に追加

センスアンプ（ＳＡ）２は、対をなすビット線ＢＬ，ＢＢＬに接続される第１及び第２のセンスノードＢＬＳＡ，ＢＢＬＳＡを有する。 - 特許庁

Both ends N11, N12 of the cell block MCB0 are connected to a pair of bit lines BL, BBL through selection gates Q10, Q11.例文帳に追加

セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、それぞれブロック選択ゲートＱ１０，Ｑ１１を介してビット線対ＢＬ，ＢＢＬに接続される。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

A memory cell array 1 has a ferroelectric capacitor of which one end is connected to bit lines BL, BBL via a transistor and the other end is connected to plate lines PL, BPL.例文帳に追加

メモリセルアレイ１は、トランジスタを介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持つ。 - 特許庁

The terminal N1 is connected to the bit lines BBL, BL through block selection transistors BST0, BST1, the terminal N2 is connected to plate lines BPL, PL, a gate of each cell transistor is connected to a word line WL.例文帳に追加

端子Ｎ１はブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、端子Ｎ２はプレート線ＢＰＬ，ＰＬに接続され、各セルトランジスタＴのゲートがワード線ＷＬに接続される。 - 特許庁

It further includes a bit line contact 13 formed on the active area 11 opposite to the MTJ element 12 of the gate electrode; a bit line BL, connected to the MTJ element 12 and formed in the first direction; and a bit line bBL connected with the bit line contact 13 and formed in the first direction.例文帳に追加

さらに、ゲート電極のＭＴＪ素子１２と反対側のアクティブエリア１１上に形成されたビット線コンタクト１３と、ＭＴＪ素子１２に接続され、第１方向に形成されたビット線ＢＬと、ビット線コンタクト１３に接続され、第１方向に形成されたビット線ｂＢＬとを備える。 - 特許庁