Harvard architectureとは 意味・読み方・使い方

To properly process a bus error caused in an instruction bus or data bus of a CPU having a Harvard architecture as regards an error processing method and an information processor.例文帳に追加

本発明は、エラー処理方法及び情報処理装置に関し、ハーバードアーキテキチャを有するＣＰＵの命令バス又はデータバスで発生したバスエラーを適切に処理可能とすることを目的とする。 - 特許庁

To enable a suitable cooperative operation between a CPU and a coprocessor (CoPro) in an information processor having the CPU and CoPro and adapting a Harvard architecture.例文帳に追加

ＣＰＵやＣｏＰｒｏを備え、ハーバードアーキテクチャを採用した情報処理装置において、ＣＰＵとＣｏＰｒｏとの間で好適な協調動作が行えるようにする。 - 特許庁

To minimize the increase of a software/hardware scale by improving the flexibility of the using form of the memory system of a Harvard architecture type microprocessor.例文帳に追加

ハーバードアーキテクチャ型マイクロプロセッサのメモリ系の利用形態の柔軟性を改善し、ソフトウェア／ハードウェア規模の増大を最小限とする。 - 特許庁

To quicken a processing by using a CPU in a Harvard architecture structure, and to use an interruption controller for always monitoring an instruction code.例文帳に追加

ハーバードアーキテクチャ構成のＣＰＵを使用して処理の高速化を図り、同時に命令コードを常に監視する割込みコントローラを使用できるようにする。 - 特許庁

To use a simple method to prevent the processing capability of a microcomputer's CPU with Harvard architecture from being reduced by a weight request output from a circuit such as a bus controller connected to an instruction bus.例文帳に追加

ハーバードアーキテクチャを有するＣＰＵを用いて構成されたマイクロコンピュータにおいて、命令側バスに接続されるバスコントローラ等の回路から出力されるウエイト要求により、ＣＰＵの処理能力が低下することを簡易な方法で防止する。 - 特許庁

When a CPU 10 in a Harvard architecture structure fetches an interruption end instruction(IEND) from a program memory 20, the CPU 10 outputs an instruction code validation signal(INST) to an interruption controller 50 in the next state, and simultaneously outputs the interruption end instruction(TEND).例文帳に追加

ハーバードアーキテクチャ構成のＣＰＵ１０がプログラムメモリ２０からの割込み終了命令（ＩＥＮＤ）をフェッチすると、次のステートで割込みコントローラ５０に対して命令コード有効信号（ＩＮＳＴ）を出力すると同時に割込み終了命令（ＩＥＮＤ）を出力する。 - 特許庁

This microprocessor is provided with a Harvard bus architecture and a bus line mechanism, and it is judged that an instruction in a pipe line stage in which data access is performed and a preceding pipe line stage is not any instruction for preventing data access by a pipe line controller 2, and it is predicted that a bus 5 is not used for the following instructions, and the bus 5 is related during that period.例文帳に追加

この発明は、ハーバードバスアーキテクチャとパイプライン機構を有するＭＰＵにおいて、データアクセスが行われるパイプラインステージと、前段のパイプラインステージ内の命令が、データアクセスを行わない命令でないことをパイプラインコントローラ２で判別して、バス５が以後の命令で使用されないことを予測し、その期間にバス５を解放するように構成される。 - 特許庁