NAND gateとは 意味・読み方・使い方

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

CELL OPERATING METHOD USING GATE INJECTION FOR FLOATING-GATE NAND FLASH MEMORY例文帳に追加

浮遊ゲートＮＡＮＤフラッシュメモリ用のゲート注入を用いるセル動作方法 - 特許庁

CMOS-NAND GATE CIRCUIT USING 4-TERMINAL DOUBLE INSULATION GATE FIELD EFFECT TRANSISTOR例文帳に追加

四端子二重絶縁ゲート電界効果トランジスタを用いたＣＭＯＳ−ＮＡＮＤゲート回路 - 特許庁

The comparison circuit 14 is provided with differential circuits D1 to D3, and 2-input NAND gates NAND 21 to NAND 23 and a 3-input NAND gate NAND 24 executes majority decision of output values of the differential circuits D1 to D3 and the comparison circuit 14 provides an output of the result of majority decision.例文帳に追加

比較回路１４には差動回路Ｄ１乃至Ｄ３を設け、２入力のナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３及び３入力のナンドゲートＮＡＮＤ２４が、差動回路Ｄ１乃至Ｄ３の出力値の多数決をとって比較回路１４から出力するようにする。 - 特許庁

A NAND gate 311 generates a sampling pulse N 1 indicating NAND of the output signals Q 1 and Q 2.例文帳に追加

ＮＡＮＤゲート３１１は、これらの出力信号Ｑ１，Ｑ２の否定論理積を示すサンプリングパルスＮ１を生成する。 - 特許庁

To prevent breakdowns of an insulating film between stacked gates and a gate insulating film of a transistor in an NAND cell, even if an etching residue of a polysilicon film for forming a floating gate is generated in the column direction along a projection side face of an STI region at an end in the row direction of a cell array of an NAND type flash memory.例文帳に追加

NAND型フラッシュメモリのセルアレイの行方向端におけるSTI 領域の突出側面に沿って列方向に浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内のトランジスタの積層ゲート間絶縁膜およびゲート絶縁膜の破壊を防止する。 - 特許庁

Then, output QN is obtained from the output point IQ of the NAND gate 5, and output Q is obtained from the connection point IQN of the NAND gate 12 and the transfer gate 11 through an inverter 7.例文帳に追加

そして、ナンドゲート５の出力点ＩＱから出力ＱＮを、ナンドゲート１２とトランスファゲート１１の接続点ＩＱＮからインバータ７を介して出力Ｑを得るようになっている。 - 特許庁

The gate electrodes MG, SG and PG of a NAND flash memory include a cobalt silicide film 4.例文帳に追加

ＮＡＮＤフラッシュメモリのゲート電極ＭＧ、ＳＧ、ＰＧにコバルトシリサイド膜４を設ける。 - 特許庁