adjusting the clockとは 意味・読み方・使い方

Also, the circuit has a function for monitoring and adjusting the generated clock synthesis signal.例文帳に追加

また、生成したクロック合成信号をモニタ調整する機能を有する。 - 特許庁

A clock adjusting circuit 302 adjusts a clock signal clk on the basis of the changing point of a data signal it#0, and generates an adjusted clock signal iclk#0.例文帳に追加

クロック調整回路３０２は、データ信号ｉｔ＃０の変化点を元にクロック信号ｃｌｋを調整して、調整クロック信号ｉｃｌｋ＃０を生成する。 - 特許庁

CLOCK SKEW AUTOMATIC ADJUSTMENT CIRCUIT AND METHOD FOR ADJUSTING THE SAME例文帳に追加

クロックスキュー自動調整回路及びその調整方法 - 特許庁

This circuit is equipped with a clock delay adjusting circuit wherein the delay quantity of an output signal is variable relative to an input clock signal, and constituted so that the clock signal delayed by the clock delay adjusting circuit is provided to the SDRAM.例文帳に追加

入力クロック信号に対して出力信号の遅延量が可変であるクロック遅延調整回路を備え、前記クロック遅延調整回路にて遅延されたクロック信号をSDRAMに供給する構成とする。 - 特許庁

The slave station 2 has a timing adjusting circuit 21 which generates a corrected clock signal by adjusting the timing of the clock signal so that the difference in delay time between the received adjusting data and clock signal has a proper value, and uses the corrected clock signal for internal processing.例文帳に追加

スレーブ局２は、受信した調整用データとクロック信号との遅延時間の差が適正値になるようにクロック信号のタイミングを調整した補正クロック信号を生成して内部処理に用いるタイミング調整回路２１を有する。 - 特許庁

In the clock timing adjusting method, each latency of the plurality of clock domains is extracted to determine the phase of a clock to be supplied to each clock domain among the plurality of clocks generated by the clock generating part on the basis of each extracted latency, and the number of clock buffers for adjusting a latency difference in the plurality of clock domains that can not be adjusted by a determined clock is determined.例文帳に追加

クロックタイミング調整方法では、複数のクロックドメインの各レイテンシを抽出し、抽出した各レイテンシに基づいて、クロック生成部で生成される複数のクロックの内、各クロックドメインに供給するクロックの位相を決定し、決定されたクロックでは調整できない、複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する。 - 特許庁

A clock for reading the output response of an external device 102 of a BIST circuit 107 is provided with a clock phase adjusting section 110 for automatically adjusting the phase of the clock.例文帳に追加

ＢＩＳＴ回路１０７の外部デバイス１０２の出力応答を読み出すためのクロックに、クロックの位相を自動調整するクロック位相調整部１１０を具備する。 - 特許庁

When a power source is applied, first, this clock period adjusting data is read in a clock period adjusting data latch circuit 22, the clock generating circuit 20 is adjusted, and next, the data of a defective address or the like is read.例文帳に追加

電源が投入されると、最初にこのクロック周期調整データがクロック周期調整データラッチ回路２２に読み込まれ、クロック発生回路２０の調整がなされ、次いで不良アドレス等のデータが読み込まれる。 - 特許庁