second order logicとは 意味・読み方・使い方

Furthermore, if the low-order instruction extension condition exists, a part of a second arithmetic and logic unit component is extended by utilizing a block of the VLIW used for the second arithmetic and logic unit component by the first arithmetic and logic unit component usually.例文帳に追加

更に、下位命令拡張条件が存在するならば、通常は第１の算術論理ユニットコンポーネントによって第２の算術論理ユニットコンポーネントのために利用される超長命令語のブロックを利用することによって、第２の算術論理ユニットコンポーネント部分が拡張される。 - 特許庁

For signal wiring formed on each different wiring layer in order to interconnect a first logic element and a second logic element arranged on a semiconductor integrated circuit and interconnected through vias, timing analysis is performed between the first logic element and the second logic element (S02), an a decision is made whether a signal propagation delay time satisfies a specified reference value or not (S03, S04).例文帳に追加

半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、前記第１論理素子と前記第２論理素子間のタイミング解析をおこない（Ｓ０２）、信号伝播遅延時間が所定の基準値を満たすか否かを判定する（Ｓ０３、Ｓ０４）。 - 特許庁

The circuit arrangement means 4 virtually arranges a circuit outputting an output signal of a tip order circuit to a subsequent-stage order circuit between the order circuits of the information stored by the second storage means 3 of the circuit design information only when logic of a signal input to the tip order circuit between the order circuits and a signal output by the tip order circuit does not change.例文帳に追加

回路配置手段４は、回路設計情報の第２の格納手段３により格納された情報の順序回路間に、この順序回路間の先端の順序回路に入力される信号と、この先端の順序回路が出力する信号の論理が変化しない場合のみ、先端の順序回路の出力信号を後段の順序回路に出力する回路を仮想的に配置する。 - 特許庁

A logic circuit for executing the XOR operations can be changed over so as to be connected to the first bus and the second bus in order to execute the XOR operation between data in a buffer, and data transferred from one-side memory to the other-side memory.例文帳に追加

ＸＯＲを実行するロジックは、バッファ内のデータと、メモリの一方から他方のメモリに受け渡されるデータとのＸＯＲ演算を行うために、第１バスおよび第２バスに接続するように切り替えることができる。 - 特許庁

The three-level power conversion device is constituted of a switching leg formed of a series connecting body which is formed of first, second, third, and fourth switching elements, a gate logic 1 which applies prohibition gate processing to a reference gate signal in order to feed gate signals to the switching elements, and an addition protector 2 which adds a protection operation to an output of the gate logic 1.例文帳に追加

第１、第２、第３及び第４のスイッチング素子の直列接続体から成るスイッチングレグと、スイッチング素子のゲート信号を供給するため、基準ゲート信号に禁止ゲート処理を施すゲートロジック１と、ゲートロジック１の出力に保護動作を付加する付加保護手段２とで構成する。 - 特許庁

Since comparative levels vary, the ratios different from each other are set in order to maintain the specified ratio of the first and second periods of the logic levels of the binarized data according to the boost levels of the regenerative signal and the optimum boost level is determined from the difference between the respective comparative levels and is set in the signal forming section 30.例文帳に追加

再生信号のブーストレベルに応じて、２値化データの論理レベルの第１、第２の期間の比を一定に保つためにコンパレートレベルが異なるため、互いに異なる比を設定し、それぞれのコンパレートレベル差から、最適なブーストレベルを求め、信号生成部３０に設定する。 - 特許庁

In net replacement processing (P3), concerning net lists (NL1, NL2) before and after a scan order, the nets of the scan input terminals of the second and following scan flip flops are successively replaced with the net of the scan input terminals of the first scan flip flop for every scan chain so that net lists (NL3, NL4) for logic equivalence verification can be created.例文帳に追加

ネット置換処理（Ｐ３）において、スキャンリオーダー前後のネットリスト（ＮＬ１、ＮＬ２）について、スキャンチェーン毎に２番目以降のスキャンフリップフロップのスキャン入力端子のネットが１番目のスキャンフリップフロップのスキャン入力端子のネットに順次置換されることにより、論理等価性検証用のネットリスト（ＮＬ３、ＮＬ４）が生成される。 - 特許庁