「ディジタル回路のタイミング」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Ａ／Ｄ変換器５は、タイミング回路６から供給されるタイミングパルスＴＰに従って、入力信号Ｖiの各ピーク部分をディジタル化し、このディジタル化したデータＶoをＣＰＵ９に入力する。例文帳に追加

The A/D converter 5 digitizes respective peak parts of an input signal Vi according to timing pulses TP supplied from a timing circuit 6 and inputs the digitized data Vo to a CPU 9. - 特許庁

フィルタ回路２はディジタル信号ＡＤｏｕｔ１，ＡＤｏｕｔ２について、立ち上がりエッジおよび立ち下がりエッジのうちの少なくともいずれか一方のタイミングを、合わせる。例文帳に追加

A filter circuit 2 times at least either one of leading edges and trailing edges of the digital signals ADout1 and ADout2. - 特許庁

パラレルディジタルインタフェースにおけるリタイミングマージの減少を抑えることを可能とするクロック信号抽出回路を提供する。例文帳に追加

To provide a clock signal extracting circuit capable of suppressing the decrease of retiming merge in a parallel digital interface. - 特許庁

ディジタルカメラ10におけるTG制御回路24は、タイミング信号発生回路26をインタレース走査および全画素読出し走査のいずれかの走査に制御し、この制御に応じたタイミング信号86をドライバ28に出力する。例文帳に追加

A TG control circuit 24 of a digital camera 10 controls a timing signal generating circuit 26 to be in one of interlaced scanning and all-pixel readout scanning and outputs a timing signal 86 corresponding to the control to a driver 28. - 特許庁

本発明はディジタル直交変調方式のディジタル無線通信に用いられるタイミング再生回路に関し、複数のチャネル間の遅延量の偏差を自動的に調整することを目的とする。例文帳に追加

To automatically adjust the deviation in the magnitude of delay among a plurality of channels, with respect to a timing reproducing circuit used for digital radio communication in a digital quadrature modulation system. - 特許庁

コンピュータ２０は、外部記憶回路１７に記憶されたディジタルデータを、光ディスクＤＫに記録されていた信号のクロックタイミングに同期したディジタルデータに変換して内部ＲＡＭ２０ａに取り込む。例文帳に追加

A computer 20 converts the digital data stored in the external storage circuit 17 into digital data synchronized with the clock timing of the signal recorded on the optical disk DK and loads it into an internal RAM 20a. - 特許庁

オーディオミキシング装置は、複数のディジタルオーディオ信号からそれぞれ変換された複数のＰＤＭ信号を加算するディジタル加算器と、上記ディジタル加算器から出力されるディジタルオーディオ信号をアナログオーディオ信号にＤＡ変換して出力するＤＡ変換器と、上記ディジタル加算器の前段に設けられ、複数のディジタルオーディオ信号をそれぞれ、所定の同一の同期化タイミングクロックを用いて互いに同期化して上記ディジタル加算器に出力する同期化回路を備えた。例文帳に追加

The audio mixing device includes: a digital adder for adding up a plurality of PDM signals that are respective conversions of a plurality of digital audio signals; a DA converter for DA-converting a digital audio signal output from the digital adder to output an analog audio signal; and synchronization circuits disposed prior to the digital adder to output the plurality of digital audio signals to the digital adder synchronously via the same predetermined synchronization timing clock. - 特許庁

例えばＩＥＥＥ１３９４ディジタルインターフェイスへデータを出力する際のタイミング生成のための回路を不要とし、データの送受信を容易にする。例文帳に追加

To facilitate data transmission/reception by eliminating the need for a circuit for timing generation in the case of outputting data to, e.g. an IEEE 1394 digital interface. - 特許庁

ミュート制御部２１は、モード指定処理部２０がディジタル信号の種類が変化したことを検出すると、ミュート回路１４に所定のタイミングでミュートをかけさせる。例文帳に追加

When the mode designation processing part 20 detects that the kind of the digital signal is changed, a mute control part 21 allows a mute circuit 14 to mute it in a prescribed timing. - 特許庁

パスサーチ回路１は、ディジタル信号に変換された受信ベースバンド信号と既知コードとの相関をとることによりパスタイミング（パス情報）を検出する。例文帳に追加

A path search circuit 1 takes the correlation between a received baseband signal converted into a digital signal and a known code to detect path timing (path information). - 特許庁

ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。例文帳に追加

A variable delay circuit 7 provided in the local control circuit 3 is configured by connecting unit delay circuits whose delay value is controlled by a digital value in multi-stages, and produces various control signals supplied to a memory cell array 1 in timing by delaying the reference signal by a prescribed delay value denoted by the digital value of the delay control signal. - 特許庁

これらＡ／Ｄ変換器から出力されるディジタル信号各々とＰＬＬ回路部１４から出力される同期信号とがＰＬＤ１３に入力され、同期信号にタイミングを合わせてこれらディジタル信号が後段の走査線駆動回路３０及び信号線駆動回路３１へ出力されて、液晶パネル３２に画像が表示される。例文帳に追加

Each digital signal outputted from these A/D converters and a synchronizing signal outputted from a PLL circuit part 14 are inputted to a PLD 13, and being matched in timing with the synchronizing signal, these digital signals are outputted to a scanning line driving circuit 30 and a signal line driving circuit 31 of subsequent stages, and a picture is displayed on a liquid crystal panel 32. - 特許庁

規準化されたシンボル周波数をもつディジタル変調回路のＤＳＰ内のサンプリング周波数に対し、Ｄ／Ａ変換器のサンプリング周波数を非同期の異なる周波数にし、データクロックのタイミングずれが発生することなく、所望のシンボル周波数の変調波を出力するディジタル変調回路を提供する。例文帳に追加

To provide a digital modulation circuit that selects the sampling frequency of a digital/analog(D/A) converter, asynchronously with and different from a sampling frequency of a digital signal processor(DSP) of the digital modulation circuit with a standardized symbol frequency and an outputs a modulation wave with a desired symbol frequency, without causing timing deviation of a data clock. - 特許庁

この際に、回路設計後（Ｓ１０１）に静的タイミング解析（ＳＴＡ）などの検証（Ｓ１０２）を行い、このＳＴＡの結果に基づいて、ディジタルシステム内に挿入するプログラマブル遅延回路の場所および数を限定する（Ｓ１０３）。例文帳に追加

In this case, after circuit design (S101), verification (S102) such as static timing analysis (STA) is performed, and the place and the number of programmable delay circuits to be inserted into the digital system are limited (S103) based on the result of the STA. - 特許庁

本発明の目的は、高速サンプリングによってアナログフィルタ回路及びディジタルフィルタ回路を小型化すると共に、複数のアナログ入力に対してＡ／Ｄ変換のタイミングを揃えることで保護制御演算の位相誤差をなくすことである。例文帳に追加

To miniaturize an analog filter circuit and a digital filter circuit by high speed sampling and to eliminate a phase error of a protection control operation by aligning timing of A/D conversion for a plurality of analog inputs. - 特許庁

クロック２２を用いた変圧回路２６の出力により充放電を繰り返すコンデンサ１２をセンサ１０の駆動電源とし、外部（３０）からの指令によりセンサ１０を駆動するようにされたディジタル測定器において、前記変圧回路２６の動作タイミングと同期して、センサ１０を駆動する。例文帳に追加

This digital measuring instrument is constituted to use the capacitor 12 repeating charge-discharge by the output of the transformation circuit 26 using a clock 22, as a driving electric power source, and to drive the sensor by a command from an outside 30, and the sensor 10 is driven synchronized with operation timing of the transformation circuit 26. - 特許庁

ディジタル信号処理回路７０は、ガス相関セル１３の回転信号の周期を測定し、この測定周期を所定数Ｎにより分割して生成したＡ／Ｄ変換タイミング信号により、増幅回路３０（検出器２０）の出力信号をサンプリングしてＡ／Ｄ変換する。例文帳に追加

A digital signal processing circuit 70 is constituted so that the cycle of the rotation signal of a gas correlation cell 13 is measured and the output signal of an amplifying circuit 30 (detector 20) is sampled by an A/D conversion timing signal formed by dividing the measured cycle by a predetermined number N to be subjected to A/D conversion. - 特許庁

Ａ−Ｄ変換回路２２から出力されたディジタル受信信号のサンプルを１／２に間引いた後、マッチトフィルタ４３に入力するようにし、しかもこの間引き処理に際し、ディジタル受信信号をその加算周期ごとにグループ１及びグループ２に分け、これらのグループごとに間引きタイミングを異ならせるようにしたものである。例文帳に追加

After thinning samples of a digital received signal outputted from an A/D conversion circuit 22 into half, the resulting sample is given to a matched filter 43, the digital received signal is divided into groups 1 and 2 for each summing period in the case of thinning processing and different thinning timing is set to the respective groups. - 特許庁

ＰＬＬをディジタル回路で構成し、周波数整定タイミングにおいて位相系制御レベルと周波数系制御レベルに演算し、誤差量を求め誤差の補整を施すことにより、短期間での位相同期及び安定したゲイン切替が実現でき、装置適用においてはＰＲＭＬ等のディジタル信号処理を使用することができより高信頼性を実現した装置を提供することができる。例文帳に追加

The device of higher reliability is provided wherein a PLL is constituted of a digital circuit, a phase system control level and a frequency system control level are calculated by frequency rectifying timing, an error amount is obtained to execute the correction of the error, thereby realizing phase synchronization and stable gain switching within a short time, and the digital signal processing of PRML or the like is used in device application. - 特許庁

ディジタル制御が可能であり、機種等によるタイミングの違いがあっても画面位置を自由に調整でき、部品点数および実装スペースの削減も可能で、マイクロコンピュータによる制御への対応も容易な水平発振制御回路を得る。例文帳に追加

To obtain a horizontal oscillation control circuit which enables to use a digital control, adjust the display position freely in spite of the difference of timing due to kinds of machines, reduce the number of parts and the implementation space, and respond to the control by a microcomputer easily. - 特許庁

エラー演算器１６は、タップ遅延回路２３からの０ポイント情報が”１”のとき（このときは、リサンプリングによって形成されたサンプルポイントが存在するタイミングを示す）のみ、エラー情報の有効成分を選択して、内部のディジタル低域フィルタにより積分させてＤＣずれ成分（ＤＣオフセット成分）として出力する。例文帳に追加

An error computing element 16 selects an effective component of error information, and makes an internal digital low-pass filter integrate the component and outputs it as a DC drift component(DC offset component) only when 0-point information from a tapped delay circuit 14 is '1' (at this time, a timing is shown when a sampling point formed by re-sampling exists). - 特許庁

この送信回路は、超音波を送受するために超音波トランスデューサの駆動電流を出力するように構成されている高電圧電流ＤＡＣ（ディジタル−アナログ変換器）と、高電圧電流ＤＡＣからの制御信号を予め決められたタイミングで高電圧電流ＤＡＣに出力するように構成されている波形発生器とを含んでいる。例文帳に追加

The transmission circuit includes a high voltage current DAC (digital to analog converter) configured to output a drive current of an ultrasonic transducer to transmit and receive ultrasound, and a waveform generator configured to output a control signal from the high voltage current DAC to the high voltage current DAC with a predetermined timing. - 特許庁