「L2 cache」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To improve the performance of a CPU by reducing unnecessary access to an L2 cache in an initial state or right after an L2 cache flush.例文帳に追加

初期状態/Ｌ２キャッシュフラッシュ直後で不要なＬ２キャッシュへのアクセスを減らし、ＣＰＵの処理能力を向上させる。 - 特許庁

SELF PREFETCHING L2 CACHE MECHANISM FOR DATA LINE例文帳に追加

データ・ラインのための自己プリフェッチＬ２キャッシュ機構 - 特許庁

The L2 cache is fully inclusive of both instructions and data.例文帳に追加

Ｌ２キャッシュは命令及びデータの双方を完全に含む。 - 特許庁

The L2 cache 502 is a part of the L3 cache 504, the information 514 stored in the L2 cache 502 is also stored in the L3 cache 504.例文帳に追加

Ｌ２キャッシュ５０２はＬ３キャッシュ５０４の一部であるため、Ｌ２キャッシュ５０２に格納される情報５１４はＬ３キャッシュ５０４にも格納される。 - 特許庁

Since the information 514 stored in the L2 cache 502 is also stored in the L3 cache 504 simultaneously, light-back is generated in both the L2 cache 502 and the L3 cache 504.例文帳に追加

Ｌ２キャッシュ５０２に格納される情報５１４はＬ３キャッシュ５０４にも同時に格納されるため、ライトバックはＬ２キャッシュ５０２およびＬ３キャッシュ５０４の双方において発生する。 - 特許庁

The processor includes a storage mechanism, such as an instruction cache, an L2 cache, and a system memory, a cracking unit, and a basic cache block.例文帳に追加

プロセッサは、命令キャッシュ、Ｌ２キャッシュ、システム・メモリ等のストレージ機構、クラッキング・ユニット、及び基本キャッシュ・ブロックを含む。 - 特許庁

When data that is read from the remote memory and stored in an L2 cache 304 is evacuated by replacement processing, the evacuated data is stored in a tertiary cache that is virtually provided in a low rank of the L2 cache 304.例文帳に追加

リモートメモリから読み出してＬ２キャッシュ３０４に記憶されているデータがリプレース処理によって追い出された場合、その追い出されたデータを、Ｌ２キャッシュ３０４の下位に仮想的に設けた３次キャッシュに記憶する。 - 特許庁

An L2 cache 502 is controlled by an L2 tag 506 via a bus 510 and by an L3 tag 508 via a bus 512.例文帳に追加

Ｌ２キャッシュ５０２はバス５１０を介してＬ２タグ５０６により、またバス５１２を介してＬ３タグ５０８により制御される。 - 特許庁

An L1 cache consisting of L1 data (a data array) and dir (a directory) are provided in processors IP0 to IPn, plural L2 caches are connected with the respective L1 caches and the L2 caches are connected with a main memory L3.例文帳に追加

処理装置IP0〜IPnには、L1 data(データアレイ)とdir(ディレクトリ)からなるL1キャッシュが設けられ、各L1キャッシュには複数のL2キャッシュが接続され、L2キャッシュは主メモリL3に接続される。 - 特許庁

In a store-through type L1 data cache, each processing unit has a lower level (L2) cache.例文帳に追加

ストアスルー型Ｌ１データ・キャッシュにおいて、各々の処理ユニットは下位レベル（Ｌ２）キャッシュを有する。 - 特許庁

A status code indicating whether a processor core for holding an object address in an L1 cache memory exists or not is given to an L2 cache tag 22.例文帳に追加

対象アドレスをＬ１キャッシュメモリに保持するプロセッサコアが存在するか否かを示すステータスコードをＬ２キャッシュタグ２２に付す。 - 特許庁

To provide a mechanism for determining which data is to be evicted in the first place from an intermediate cache such as an L2 cache.例文帳に追加

Ｌ２キャッシュなどの中間キャッシュからどのデータをまずエビクトすべきかを判定する機構を提供する。 - 特許庁

To validly utilize the resources of a limited L2 cache, and to eliminate the rewrite of unnecessary data.例文帳に追加

限られたＬ２キャッシュ１３ａの資源を有効に活用し、不必要なデータの書き戻しをなくすこと。 - 特許庁

METHOD AND SYSTEM FOR SYMMETRIC ALLOCATION FOR SHARED L2 MAPPING CACHE例文帳に追加

共有されるＬ２マッピング・キャッシュのための対称的割り当てのための方法およびシステム - 特許庁

To provide methods and apparatus for controlling a cache memory which may include an L1 cache memory, an L2 cache memory and/or further lower level cache memories.例文帳に追加

Ｌ１キャッシュメモリ、Ｌ２キャッシュメモリおよび／またはより下位のレベルキャッシュメモリを備え得るキャッシュメモリを制御するための方法ならびに装置を提供する。 - 特許庁

In this cache memory controller 100, an SP flag is installed in each of the sub-lines of an L2 cache 13a, and an access virtual address is acquired from an instruction control part 11 by a cache control part 12, and when any data corresponding to the access virtual address do not exist, an L2 cache access address is output to an L2 cache control part 13.例文帳に追加

キャッシュメモリ制御装置１００は、Ｌ２キャッシュ１３ａのサブラインごとにＳＰフラグを設け、命令制御部１１からアクセス仮想アドレスをＬ１キャッシュ制御部１２が取得し、アクセス仮想アドレスに対応するデータが存在しない場合に、Ｌ２キャッシュアクセスアドレスをＬ２キャッシュ制御部１３に出力する。 - 特許庁

When the lower level cache receives a cache operation (i.e., a store operation or a snooped kill) requiring invalidation of a program instruction in the L1 instruction cache, the L2 cache sends an invalidation transaction (e.g. icbi) to the instruction cache.例文帳に追加

下位レベル・キャッシュが、Ｌ１命令キャッシュの中のプログラム命令の無効化を要求するキャッシュ操作（即ち、記憶操作又はスヌープされたキル）を受け取ったとき、Ｌ２キャッシュは無効化トランザクション（例えば、ｉｃｂｉ）を命令キャッシュへ送る。 - 特許庁

Each of opposite network devices with an L2 section there-between determines a form of mutual connection with an opposite device at the time of generation or update of L2 address cache entry of the opposite device, selects an update method of the L2 address cache entry depending on the determination result, and updates the L2 address cache entry according the selected update method.例文帳に追加

Ｌ２区間を挟んで対向し合うネットワーク装置の各々において、対向装置についてのＬ２アドレスキャッシュエントリの生成時または更新時に、対向装置との相互接続の形態を判定し、その判定結果に応じて前記Ｌ２アドレスキャッシュエントリの更新方法を選択し、選択した更新方法に従って前記Ｌ２アドレスキャッシュエントリを更新する。 - 特許庁

To prevent unnecessary L2 address cache update from activating by controlling a method for updating L2 address cache entry of an opposite device according to a form of mutual connection with the opposite device in each of opposite network devices with an L2 section there-between in a communication network.例文帳に追加

通信ネットワークにおいて、Ｌ２区間を挟んで対向し合うネットワーク装置の各々において、対向装置との相互接続の形態に応じて対向装置についてのＬ２アドレスキャッシュエントリの更新方法を制御することにより、不要なＬ２アドレスキャッシュ更新が動作してしまうのを防ぐ。 - 特許庁

A microprocessor and a control method employ an L1 cache 12 directly accessible to the CPU 11, the L2 cache 13 searchable for data required by the CPU 11 that is not present in the L1 cache 12, and a flag 14 representing whether there is initial data in the L2 cache 13.例文帳に追加

本発明のマイクロプロセッサおよびその制御方法は、ＣＰＵ１１から直接アクセスされるＬ１キャッシュ１２と、Ｌ１キャッシュ１２にＣＰＵ１１が必要とするデータが存在しない場合に、当該データが検索されるＬ２キャッシュ１３と、Ｌ２キャッシュ１３における初期データの有無を示すフラグ１４を有する。 - 特許庁

Moreover, the multiprocessor system is equipped with one or more shared main memory and one or more shared L2 cache.例文帳に追加

また、マルチプロセッサ・システムは、少なくとも１つの共有主メモリと、少なくとも１つの共有Ｌ２キャッシュを備える。 - 特許庁

In an execution configuration in which a lower level is an L2 cache, it is possible to directly supply a processor with a value.例文帳に追加

下位レベルがＬ２キャッシュである実施形態では、Ｌ２キャッシュは、プロセッサに直接値を供給することができる。 - 特許庁

To provide a method that selectively prefetches a line M+1 from an L2 cache or a main memory to an L1 instruction cache when executing a line M.例文帳に追加

ラインＭの実行時にラインＭ＋１をＬ２キャッシュ又はメイン・メモリからＬ１命令キャッシュに選択的にプリフェッチする方法を提供する。 - 特許庁

If an unresolved branch exists in the unsettled line M, the line M+1 being predictive is prefetched not from the main memory but from the L2 cache to the L1 instruction cache.例文帳に追加

未決のラインＭにおいて未解決のブランチが存在する場合、ラインＭ＋１は予測的であり、メイン・メモリからではなく、Ｌ２キャッシュからＬ１命令キャッシュにプリフェッチされる。 - 特許庁

The method includes a step of instructing the install state of the data line by using the local change bit concerning a method of writing the data line in the L2 cache.例文帳に追加

本明細書に記載の方法は、データ・ラインをＬ２キャッシュに書き込む方法に関し、ローカル変更ビットを使用してデータ・ラインのインストール状態を指示するステップを含む。 - 特許庁

The cache memory device 5 with two caches having no relation of inclusion is prepared between a processor 1 and a low order memory 9 such as an L2 memory and a storage device.例文帳に追加

プロセッサ１と、Ｌ２メモリ、主記憶装置等の下位メモリ９との間に、包含関係をもたない２つのキャッシュを有するキャッシュメモリ装置５を用意する。 - 特許庁

A first processing determining part 25 determines whether or not processing with respect to the possession core is required with referring to the status code when coincidence exists in the L2 cache tag 22.例文帳に追加

第１処理判定部２５は、Ｌ２キャッシュタグ２２でヒットした場合にステータスコードを参照して所持コアに対する処理が必要であるか否かを判定する。 - 特許庁

To provide an information processor having plural clock systems such as an inside clock, L2 cache interface, and outside bus interface only by the distribution system of one system of an inside clock, and for performing frequency conversion control in which the in-and-out frequency rate of each clock system is N: 1 or N: 2 only by a logic circuit.例文帳に追加

内部クロック・Ｌ２キャッシュインターフェイス・外部バスインターフェイス等の複数のクロック系統を内部クロック１系統の分配系のみで実装し、各々のクロック系統の内外周波数比がＮ：１またはＮ：２の周波数変換制御を論理回路のみで行なう情報処理装置を提供する。 - 特許庁

Internal hardware modules are stopped so as not to exceed the breakdown voltage and the heat capacity of the package of a SOC chip, the internal frequency of a CPU is lowly increased, dynamic ON/OFF of an L2 cache is performed so as to reduce internal power consumption, and job control is performed so as to maintain the performance, without exceeding the breakdown voltage of the package.例文帳に追加

ＳＯＣ Ｃｈｉｐのパッケージ耐電圧、熱容量を越えないように内部ハードウェアモジュールを停止、ＣＰＵの内部周波数の低増、Ｌ２キャッシュの動的ＯＮ／ＯＦＦを行い内部消費電力を抑えるとともに、パッケージ耐圧を越えないながらもパフォーマンスをそれなりに維持できるようなＪＯＢコントロールを行う。 - 特許庁