「N channel MOS」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

P-CHANNEL MOS TRANSISTOR, N-CHANNEL MOS TRANSISTOR, AND NONVOLATILE SEMICONDUCTOR STORAGE DEVICE例文帳に追加

ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ及び不揮発性半導体記憶装置 - 特許庁

SILICON CARBIDE N CHANNEL MOS SEMICONDUCTOR DEVICE AND ITS MANUFACTURE例文帳に追加

炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法 - 特許庁

N-CHANNEL MOS TRANSISTOR, ITS MANUFACTURING METHOD, AND SEMICONDUCTOR DEVICE例文帳に追加

ｎチャネルＭＯＳトランジスタおよびその製造方法、半導体装置 - 特許庁

The switches Z1 to Z4 include N-channel MOS transistors.例文帳に追加

スイッチＺ１ないしスイッチＺ４は、ＮチャネルＭＯＳトランジスタを含む。 - 特許庁

The switching transistor 406a is an N-channel MOS-FET.例文帳に追加

スイッチングトランジスタ４０６ａは、ＮチャンネルＭＯＳ−ＦＥＴとする。 - 特許庁

N channel MOS TRs are newly added to the conventional level shift circuit so as to always bring the gate potential for the N channel MOS TRs in cross connection a Vtn or over when it is turned on, independently of the capability of the MOS TRs so as to permit state transition even when P channel MOS TRs with an extremely high capacity are not employed.例文帳に追加

レベルシフト回路にNチャネル型MOSトランジスタを新たに追加することにより、たすきがけになるNチャネル型MOSトランジスタがONになる際のゲート電位をMOSトランジスタの能力に関係なく、必ずVtn以上にすることにより、Pチャネル型MOSトランジスタを極端に大きくしなくても、状態を遷移することができる。 - 特許庁

A D-type N-channel MOS transistor HND3, an I-type N-channel MOS transistor HN1, and an E-type N-channel MOS transistor HNE1 are connected in parallel between node N2 and node N3.例文帳に追加

ノードＮ２とノードＮ３との間には、Ｄ型ＮチャネルＭＯＳトランジスタＨＮＤ３、Ｉ型ＮチャネルＭＯＳトランジスタＨＮ１、及びＥ型ＮチャネルＭＯＳトランジスタＨＮＥ１が並列に接続されている。 - 特許庁

The gate insulation film of the P- channel MOS TRs P1, P2 and of the N-channel MOS TRs N3, N4 is thicker than that of the N-channel MOS TRs N1S-N4S.例文帳に追加

ＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ３及びＮ４のゲート絶縁膜はＮＭＯＳトランジスタＮ１Ｓ〜Ｎ４Ｓのそれらよりも厚い。 - 特許庁

The drain of the p-channel MOS transistor 121 and the drain of the n-channel MOS transistor 122 are both connected to the word line WL.例文帳に追加

ｐチャネルＭＯＳトランジスタ１２１のドレイン、ｎチャネルＭＯＳトランジスタ１２２のドレインがいずれもワード線ＷＬに接続される。 - 特許庁

This can make the threshold voltages of the P-channel MOS transistor and the N-channel MOS transistor high in the test.例文帳に追加

これに伴い、試験時において、ＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジスタの閾値電圧を高くすることができる。 - 特許庁

A voltage supply circuit 70 is provided with a resistance element 71, a P channel MOS transistor 72, and N channel MOS transistors 73, 74.例文帳に追加

電圧供給回路７０は、抵抗素子７１と、ＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７３，７４とを備える。 - 特許庁

A P-channel type MOS transistor Q4 and an N-channel type MOS transistor Q3 are connected in series to form a second inverter.例文帳に追加

Ｐチャネル型ＭＯＳトランジスタＱ４とＮチャネル型ＭＯＳトランジスタＱ３とが直列接続されて第１のインバータを形成する。 - 特許庁

To keep a size balance between a p-channel MOS transistor and an n-channel MOS transistor in a CMOS device.例文帳に追加

ＣＭＯＳ装置において、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの大きさを平衡させる。 - 特許庁

The signal line 35 is connected to N channel MOS transistors 41 and 42 and a P channel MOS transistor 43.例文帳に追加

センスアンプ活性化信号線３５は、ＮチャネルＭＯＳトランジスタ４１，４２及びＰチャネルＭＯＳトランジスタ４３と接続されている。 - 特許庁

A P-channel type MOS transistor Q2 and an N-channel type MOS transistor Q1 are connected in series to form a first inverter.例文帳に追加

Ｐチャネル型ＭＯＳトランジスタＱ２とＮチャネル型ＭＯＳトランジスタＱ１とが直列接続されて第１のインバータを形成する。 - 特許庁

A pixel switching element consists of a n-channel MOS transistor(TR) 6 formed with a pair and a p-channel MOS transistor(TR) 7.例文帳に追加

画素スイッチング素子が対をなすｎチャネルＭＯＳトランジスタ６及びｐチャネルＭＯＳトランジスタ７からなる。 - 特許庁

To increase a driving current of a P-channel type MOS transistor while preventing a decline in driving current of an N-channel type MOS transistor.例文帳に追加

Ｎチャネル型ＭＯＳトランジスタでの駆動電流の減少を防止しつつ、Ｐチャネル型ＭＯＳトランジスタでの駆動電流を増加させること。 - 特許庁

At this time, the p-channel MOS transistor 35 and the n-channel MOS transistor 36 respectively share a half voltage of the battery 1.例文帳に追加

この時、ＰチャネルＭＯＳトランジスタ３５とＮチャネルＭＯＳトランジスタ３６とは、電池１の電圧を１/２ずず分担する。 - 特許庁

In parallel with an n-channel MOS transistor 3 of p-channel MOS transistors 1 and 2 and the n-channel MOS transistor 3 connected in parallel and constituting the switch circuit, a p-channel MOS transistor 12 to perform ON/OFF operation reverse opposite to it is added.例文帳に追加

スイッチ回路を構成する並列接続されたｐチャネルＭＯＳトランジスタ１、２およびｎチャネルＭＯＳトランジスタ３のｎチャネルＭＯＳトランジスタ３と並列に、これと逆のＯＮ／ＯＦＦ動作するｐチャネルＭＯＳトランジスタ１２を付加する。 - 特許庁

A P channel MOS transistor 103 and an N channel MOS transistor 104 are respectively connected between the power terminal VDD of a CMOS (complimentary metal oxide semiconductor) inverter consisting of a P channel MOS transistor 101 and an N channel MOS transistor 102 and a ground terminal.例文帳に追加

ＰチャネルＭＯＳトランジスタ１０１とＮチャネルＭＯＳトランジスタ１０２とから構成されるＣＭＯＳインバータの電源端子ＶＤＤと接地端子との間に、それぞれＰチャネルＭＯＳトランジスタ１０３及びＮチャネルＭＯＳトランジスタ１０４を接続する。 - 特許庁

An output N-channel LD MOS 4 in the high-side switch circuit 1 is interrupted when a control N-channel LD MOS 15 is conductive and conductive when the MOS 15 is not conductive.例文帳に追加

ハイサイドスイッチ回路１において、出力用のＮチャネルＬＤＭＯＳ４は、制御用のＮチャネルＬＤＭＯＳ１５のオン状態でオフされ、オフ状態でオンされる。 - 特許庁

An input buffer circuit 21 includes a differential circuit consisting of P channel MOS transistors 211-213, N channel MOS transistors 214, 215, and a threshold value changing circuit consisting of P channel MOS transistors 217, 218.例文帳に追加

入力バッファ回路２１は、ＰチャネルＭＯＳトランジスタ２１１〜２１３、ＮチャネルＭＯＳトランジスタ２１４，２１５からなる差動回路と、ＰチャネルＭＯＳトランジスタ２１７，２１８からなる閾値変更回路とを含む。 - 特許庁

A power-on reset circuit 1 connects a connection point (node RG) between a drain of a P-channel MOS transistor 4 and a drain of an N-channel MOS transistor 6 to a charging P-channel MOS transistor 3.例文帳に追加

パワーオンリセット回路１は、充電用のＰチャネルＭＯＳトランジスタ３に、ＰチャネルＭＯＳトランジスタ４のドレインとＮチャネルＭＯＳトランジスタ６のドレインとの接続点（ノードＲＧ）を接続する。 - 特許庁

By using n-channel MOSFETs (N1 and N2) and the n-channel MOSFETs (N3 and N4) for an upper arm of the circuit 20, reduction in through current in a MOS semiconductor integrated circuit is obtained.例文帳に追加

出力段回路２０の上アームにｎチャネルＭＯＳＦＥＴを用いることで、貫通電流の低減を図る。 - 特許庁

In the inverter, each arm A contains normally-on elements P and N-channel MOS transistors Q connected in series, built-in diodes D for the N-channel MOS transistors Q are used as free wheel diodes and the breakdown voltage of each N-channel MOS transistor Q is 10 to 50 V.例文帳に追加

このインバータでは、各アームＡは直列接続されたノーマリーオン素子ＰおよびＮチャネルＭＯＳトランジスタＱを含み、ＮチャネルＭＯＳトランジスタＱの内蔵ダイオードＤはフリーホイールダイオードとして使用され、ＮチャネルＭＯＳトランジスタＱの耐圧は１０〜５０Ｖである。 - 特許庁

With respect to n-channel MOS transistors TN-A and TN-B and p-channel MOS transistors TP-A and TP-B comprising the level shift circuit, p-channel MOS transistors TP-C and TP-D comprising a current mirror circuit are formed at the drain of the p-channel MOS transistors TP-A and TP-B.例文帳に追加

レベルシフト回路を構成するＮチャネルＭＯＳトランジスタＴＮ‐Ａ、ＴＮ‐ＢおよびＰチャネルＭＯＳトランジスタＴＰ‐Ａ、ＴＰ‐Ｂにおいて、ＴＰ‐Ａ、ＴＰ‐Ｂのドレインにカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＴＰ‐ＣおよびＴＰ‐Ｄを構成する。 - 特許庁

The level shift circuit is provided with a p-channel MOS transistor(TR) M1 1 that configures a current source, n-channel MOS TRs M13, M14 that configure a current mirror, a p-channel MOS TR M12 for logical input and p-channel MOS TRs M15, M16 acting like a voltage limiter to limit the output voltage.例文帳に追加

電流源を構成するｐ型ＭＯＳトランジスタＭ１１と、カレントミラーを構成するｎ型ＭＯＳトランジスタＭ１３，Ｍ１４と、論理入力するｐ型ＭＯＳトランジスタＭ１２と、出力電圧を制限する電圧リミッタとなるｐ型ＭＯＳトランジスタＭ１５，Ｍ１６を設ける。 - 特許庁

The semiconductor device comprises a first n-type MOS transistor having a channel region formed on the element region A1; and a second n channel MOS transistor, and a p channel MOS transistor having a channel region formed on the epitaxial layer.例文帳に追加

この半導体装置は、素子領域Ａ１に形成されたチャネル領域を有する第１のＮチャネル型ＭＯＳトランジスタと、エピタキシャル層に形成されたチャネル領域を有する第２のＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタとを備えている。 - 特許庁

A trench gate type n channel MOS transistor is formed in the element region.例文帳に追加

素子領域には、トレンチゲート型のｎチャネルＭＯＳトランジスタが形成されている。 - 特許庁

The resistor R1 is connected between the N channel MOS transistors NM1 to NMn and the terminal 5.例文帳に追加

抵抗Ｒ１は、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎと端子５との間に接続される。 - 特許庁

Each drain of the n-channel MOS transistors M_1, M_2 is commonly connected to a node N1.例文帳に追加

ＮチャネルＭＯＳトランジスタＭ_1，Ｍ_2の各ドレインは、ノードＮ１に共通に接続されている。 - 特許庁

Meanwhile, the substrate voltage of an N-channel MOS transistor is made lower than normal.例文帳に追加

一方、通常時よりもＮチャンネルＭＯＳトランジスタの基板電圧を低くする。 - 特許庁

As a result, the N-channel MOS transistors 11a and 11b have the same potential at the drain.例文帳に追加

従って、ＮチャネルＭＯＳトランジスタ１１ａ及び１１ｂのドレインの電位は等しい。 - 特許庁

The operational amplifier 13 applies a voltage to the gate of an N channel MOS transistor N7.例文帳に追加

オペアンプ１３は、ＮチャンネルＭＯＳトランジスタＮ７のゲートに電圧を与える。 - 特許庁

The N channel MOS transistor connects an output terminal of an output circuit with a reference terminal.例文帳に追加

ＮチャネルＭＯＳトランジスタは、出力回路の出力端子と基準端子との間を接続する。 - 特許庁

Each source of the n-channel MOS transistors M_1, M_2 is connected to grounding potential.例文帳に追加

ＮチャネルＭＯＳトランジスタＭ_1，Ｍ_2の各ソースは、接地電位に接続されている。 - 特許庁

An N-channel MOS transistor N1 is connected to the ARVSS power supply line via a diode.例文帳に追加

ＮチャネルＭＯＳトランジスタＮ１は、電源線上ＡＲＶＳＳでダイオード接続される。 - 特許庁

To provide a depression type n-channel MOS transistor having less variations in the threshold voltage.例文帳に追加

閾値電圧ばらつきが少ないデプレッション型ＮチャネルＭＯＳトランジスタを提供する。 - 特許庁

A N-channel MOS-FET is used for a switching transistor 406a of a connection switching means 406.例文帳に追加

接続切換手段４０６のスイッチングトランジスタ４０６ａはＮチャネルＭＯＳ−ＦＥＴとする。 - 特許庁

The n-channel MOS transistor FT_13 may be used as the BP_13.例文帳に追加

ＮチャンネルＭＯＳ型トランジスタＦＴ_１３をＢＰ_１_３として用いてもよい。 - 特許庁

The gate of the N channel MOS transistor M1 receives the RF signal, the gates of the N channel MOS transistors M2, M3 receive a local oscillation signal, drain currents of the N channel MOS transistors M2, M3 are outputted to the drain of the N channel MOS transistor M1.例文帳に追加

ＮチャネルＭＯＳトランジスタＭ１のゲートにＲＦ信号が入力され、ＮチャネルＭＯＳトランジスタＭ２及びＮチャネルＭＯＳトランジスタＭ３のゲートに局発信号が入力され、ＮチャネルＭＯＳトランジスタＭ２及びＮチャネルＭＯＳトランジスタＭ３のドレイン電流がＮチャネルＭＯＳトランジスタＭ１のドレインに出力される。 - 特許庁

Then 1st and 2nd N-channel MOS transistors are used as a secondary-side source follower.例文帳に追加

第1及び第2のＮ−チャンネルＭＯＳトランジスタは二次側ソースフォロワとして用いられる。 - 特許庁

Also, current drive capability of N channel MOS transistors 75, 77 are same.例文帳に追加

また、ＮチャネルＭＯＳトランジスタ７５，７７の電流駆動能力は同じである。 - 特許庁

A semiconductor device 30 comprises an n-channel JFET as well as an n-channel MOS 40 and a p-channel MOS 42 composing a CMOS.例文帳に追加

半導体装置３０は、ＣＭＯＳを構成するｎチャネルＭＯＳ４０とｐチャネルＭＯＳ４２とを有するとともに、ｎチャネルＪＦＥＴ４４を有する。 - 特許庁

Both first and second charge transfer MOS transistors M1(N) and M2(N) are N channel transistors.例文帳に追加

第１及び第２の電荷転送用ＭＯＳトランジスタＭ１（Ｎ），Ｍ２（Ｎ）の両方をＮチャネル型で構成する。 - 特許庁