えんさんぷろかてろーるの英語

ＦＩＦＯ装置は、遅延回路から出力された第２クロック信号の第１エッジに応答して第１サンプリング回路によるサンプリング結果を先入先出法で処理する。例文帳に追加

The FIFO device processes the result of the sampling made by the sampling circuit in a first-in first-out method in response to the first edge of the second clock signal output from the delay circuit. - 特許庁

出力回路３０は、基準電圧Ｖｒｅｆａをサンプルホールドし、サンプルホールドされた基準電圧Ｖｒｅｆａと、基準電圧発生回路２０からの基準電圧Ｖｒｅｆｂとに対して所定の演算を行って出力する。例文帳に追加

An output circuit 30 conducts sample-and-hold processing of the reference voltage Vrefa performs prescribed calculation on the sampled-and-held reference voltage Vrefa, and the reference voltage Vrefb generated from a reference voltage generation circuit 20, and outputs the calculated results. - 特許庁

プレイヤー１００のプレイヤー内蔵メモリ１１０から異なるエンコードポリシーで生成されたサンプルデータ２０や既存データ３０を再生して所望の音質を選択する。例文帳に追加

Desired tone quality is selected from a player built-in memory 110 of a player 100 by reproducing a sample data 20 produced according to a different encoding policy and an existing data 30. - 特許庁

ブロック分割フラグ生成及びＯＳＤフラグサンプリング部１０２ａ〜１０２ｃは、入力画像信号をＭ個の画素からなる符号化ブロック単位に分割して符号化器１０３ａ〜１０３ｃへ出力すると共に、比較器１１０からのＯＳＤフラグをサンプリング間隔ｆ画素でサンプリングして遅延器１０４ａへ出力する。例文帳に追加

Block division flag generation and OSD flag sampling units 102a to 102c divide an input image signal into coding block units comprising M pixels for output to encoders 103a to 103c, and sample the OSD flag from the comparator 110 at a sampling interval of f pixels for output to a delaying unit 104a. - 特許庁

レジスタ７０により、送受信回路から時系列で入力されるエコーデータを遅延させ、音線上で隣接する２つのサンプリング点のデータを同時にデータ並列化回路２６から出力する。例文帳に追加

The echo data inputted from a sending and receiving circuit in time series are delayed by a register 70, and the data of two sampling points adjacent to each other on sound ray are simultaneously outputted from a data parallelization circuit 26. - 特許庁

モデル実行制御部３１及びモデル作動エンジン３３は、業務定義画面６４からの入力やＰＬＣ／ＤＣＳ５０からの情報を用いて、モデルに従った業務プロセス及び生産プロセスを実行させる。例文帳に追加

A model execution control part 31 and a model operating engine 33 use an input from a business definition screen 64 and information from a PLC/DCS 50 to execute a business process and a production process according to the model. - 特許庁

演算回路6は、サンプルホールド回路S/H1〜S/Hnからの各々の電流信号IDに対して加減算、積和演算を行い、合成電流信号IDSを出力する。例文帳に追加

An arithmetic circuit 6 executes addition/subtraction and product-sum operation to each current signal ID from the circuits S/H1 to S/Hn to output a combined current signal IDS. - 特許庁

テスタＬＴにより、半導体集積回路装置に設けられたアナログフロントエンド部２のＤＣテストが行われると、スイッチ部１０の任意のスイッチを介してアナログ回路から出力される測定結果がサンプル／ホールド回路１１に入力される。例文帳に追加

When DC test for an analog front end part 2, provided in the semiconductor integrated circuit device, is performed by a tester LT, the measurement result output from the analog circuit via an optional switch of a switching part 10 is inputted to a sample and hold circuit 11. - 特許庁