しせいせいぎょろけっとの英語

ＩＦ部２６からＲＦ部２０は、制御信号とデータ信号とが含まれたパケット信号を生成し、生成したパケット信号を送信する。例文帳に追加

From an IF section 26, an RF section 20 generates a packet signal containing a control signal and a data signal and transmits the generated packet signals. - 特許庁

ここでＣＥＰ化制御部２１６は、ＣＥＰパケット生成部２１４にパケット信号の生成を停止させる場合、パケット信号の生成停止を前記受信装置に通知するための制御用ＣＥＰパケットをＣＥＰパケット生成部２１４に生成させる。例文帳に追加

At this time, the CEP-conversion control part 216 controls the CEP packet generating part 214 to stop generating the packet signal, the CEP-conversion control part 216 controls the CEP packet generating part 214 to generate a control CEP packet which is used for notifying the receiving device of a generation stop of the packet signal. - 特許庁

制御信号生成回路１０は、各比較器８２〜８４の比較結果に基づいて、制御信号ＣＳを生成する。例文帳に追加

The control signal generating circuit 10 generates the control signal CS on the basis of the result of comparison by the respective comparators 82-84. - 特許庁

補正方法制御部６４は、判別結果に基づいてカラー用及びモノクロ用の補正制御信号を生成する。例文帳に追加

The correction method control section 64 generates a color and monochrome correction control signals on the basis of a result of the discrimination. - 特許庁

制御情報生成装置２００において、パケット制御データ２３１よりパケットを制御するための情報が記述されたメモリイメージを生成し、トラヒック制御装置５００に転送する。例文帳に追加

In a control information generation device 200, a memory image with information for controlling a packet from packet control data 231 described therein is generated to be transferred to a traffic control device 500. - 特許庁

コンテンツ情報の再生処理を行う各部に対して、再生制御部１３０は決定された再生内容に基づいて再生制御を行う。例文帳に追加

The reproduction control part 130 performs reproduction control on the basis of the decided reproduction contents for each part performing reproduction processing of the content information. - 特許庁

制御情報生成回路５はタイムスタンプ値毎のパケット入力状況を示す制御情報を生成する。例文帳に追加

A control information generating circuit 5 generates control information denoting a packet input state by each time stamp value. - 特許庁

ＢＩＳＴ回路１は、ＢＩＳＴ制御回路１１と、データ生成回路１２と、タイミングレジスタ１３と、ビット反転回路１４と、アドレス生成回路１５と、制御信号生成回路１６と、結果解析回路１７とを有する。例文帳に追加

A BIST circuit 1 includes a BIST control circuit 11, a data creation circuit 12, a timing register 13, a bits inversion circuit 14, an address creation circuit 15, a control signal creation circuit 16, and a result analysis circuit 17. - 特許庁