サイクルカウンタの英語

ホストブリッジ３がトランザクションを発行したときディレイサイクルカウンタ３２が該当するディレイサイクル数をカウントし始め、そのディレイサイクル数をカウントし終えたとき、同じトランザクションを再発行する。例文帳に追加

When the host bridge 3 issues the transaction, a delay cycle counter 32 starts counting the pertinent delay cycle number and the same transaction is reissued when the delay cycle number is counted up. - 特許庁

無線リーダが送信するプリアンブルフレーム３１には、ビット同期信号、フレーム同期信号１及びサイクルカウンタを含んでおり、同一のプリアンブルフレームは複数回繰り返して送信される。例文帳に追加

A preamble frame 31 to be transmitted by the wireless reader includes a bit synchronizing signal, a frame synchronizing signal 1 and a cycle counter, and the preamble frame is repeatedly transmitted. - 特許庁

そして、サイクルカウンタがカウント動作を実行するカウント期間においては、読出トリガに応じたデータの読み出しを禁止し、カウント動作を停止する待機期間においては、読出トリガに応じたデータの読み出しを許可するように構成する。例文帳に追加

Then, in a counting period of the time in which the cycle counter makes the counting operation, data readout is prohibited in accordance with a readout trigger and in a standby period for stopping the counting operation, readout of the data in accordance with the readout trigger is allowed. - 特許庁

エラー訂正用メモリに対する読出タイミングの発生に応じて、メモリからのデータの読み出しが開始されるタイミングでカウント動作を開始して、一定時間に対応するカウント値に至るとカウント動作を停止して待機状態に遷移するサイクルカウンタを設ける。例文帳に追加

The device is provided with a cycle counter which, in accordance with generation of a readout timing for the error correction memory, starts a counting operation with a timing in which data read from the memory is started, stops the counting operation when a count value corresponding to a specified time reaches, and transfers to standby condition. - 特許庁

デバッグ装置は、複数のコアための複数のサイクルカウンタのカウント値の差に基づいて、複数のコアの停止タイミングの差を各コアのサイクル数として算出するサイクル遅延計算手段を含み、トレース結果表示手段は、停止タイミングの異なる複数のコアのトレース結果を、同じ時間軸に並べて表示する。例文帳に追加

A debugging device includes a cycle delay calculation means for calculating a difference between the stop timing of a plurality of cores as the number of cycles of each core based on a difference between the count values of a plurality of cycle counters for a plurality of cores, and a trace result display means is configured to display the trace results of a plurality of cores, whose stop timing is different, by arranging them on the same time axis. - 特許庁

マスタおよび全てのスレーブに、ＩＥＥＥ１３９４の基底サイクルで更新される基底サイクルカウンタと送信タイミング管理情報テーブルを備え、マスタおよびスレーブが、送信タイミング管理情報テーブルに基づいて通信周期内の所定の基底サイクルで、アイソクロナス転送またはアシンクロナス転送のいずれかの送信処理を実行する。例文帳に追加

The master and all the slaves are provided with a base cycle counter to be updated by the base cycle of IEEE1394 and a transmission timing management information table, and the master and the slaves execute the transmission processing of either isochronous transfer or asynchronous transfer by the prescribed base cycle within the communication cycle on the basis of the transmission timing management information table. - 特許庁