ビアスの英語

ライト・ポインタ１とプリービアス・リード・ポインタ１２の一致でフル状態を検出する。例文帳に追加

The full state is detected when the addresses indicated by the pointers 1 and 12 are coincident with each other. - 特許庁

ＤＶＤオーディオに関するプレビアスサンプルワードデータホールド転送をＩＥＥＥ１３９４バス上で実現する。例文帳に追加

To realize previous sample word data hold transfer for DVD audio on a IEEE1394 bus. - 特許庁

１以上のアスペクト比を有する多層集積回路のビア、スルーホール又はトレンチにＡｌ電気コンタクトを形成する。例文帳に追加

To form an Al electric contact at the via, through hole, or trench of a multilayer integrated circuit having at least an aspect ratio of one. - 特許庁

但し、プリービアス・リード・ポインタ１２が示すアドレスは、リード・ポインタ２が示すアドレスの、１つ手前である。例文帳に追加

However, the address indicated by the pointer 12 is one address this side of the address indicated by the pointer 2. - 特許庁

回路のビヘイビア記述に対して回路のスケジュールを検証する方法は、スケジュールからループを含む可能性のある実行のスケジュールスレッドを選択し、ビヘイビア記述から対応するビヘイビアスレッドを識別し、スケジュールスレッド及びビヘイビアスレッドの無条件等価性を証明し、実行のすべてのスレッドについて以上を繰り返す。例文帳に追加

Concerning the method for verifying the schedule of the circuit corresponding to the behavior description of the circuit, the schedule thread of possible execution containing the loop is selected from the schedule, a correspondent behavior thread is identified out of the behavior description, the un-conditional equivalency of the schedule thread and the behavior thread is proved, and the operation is repeated concerning all the threads of execution. - 特許庁

リード・ポインタ２が示すメモリ６のアドレスからデータＲＤＡＴＡが読み出された時、リード・ポインタ２とプリービアス・リード・ポインタ１２は、メモリ６がエンプティ状態でない限り、１加算する。例文帳に追加

When data RDATA are read out from the address of the memory 6 indicated by a read pointer 2, the pointer 2 and a previous read pointer 12 add one unless the memory 6 is not in an empty state. - 特許庁

少なくとも５：１程度の大きさのアスペクト比を有するビア、スルーホール、及びトレンチに前述のコンタクトを形成でき、さらに約１２：１までのアスペクト比を有するアパーチャの充填も可能となる。例文帳に追加

The contact can be formed at the via, through hole, and trench having at least approximately 5:1 in aspect ratio, and further an aperture having an aspect ratio up to approximately 12:1 can be filled. - 特許庁

前記多数の層及び/又は多数の処理工程は、等方性及び/又は異方性エッチング処理を用いて作製可能なライン、溝、ビア、スペーサ、コンタクト、及びゲート構造の作製に関連づけられて良い。例文帳に追加

The multiple layers and/or multiple processing steps can relate to manufacturing lines, grooves, vias, spacers, contacts, and gate structures to be manufactured by utilizing isotropic and/or anisotropic etching processes. - 特許庁