二重クロックの英語

半導体論理回路のフリップフロップ又はクロック制御されたデータ入力段のトランジスタを二重化構造にする。例文帳に追加

A duplicate structure is adopted for a flip-flop or a transistor of a data input stage subjected to clock control in the semiconductor logic circuit. - 特許庁

単一のクロックソースのＣＰＵとＩ／Ｏモジュールを有する二重処理装置であって、安全タイマクロスチェック診断を備え各ＣＰＵに他方のＣＰＵのクロックソースの精度を検証することを可能にする二重処理装置を提供する。例文帳に追加

To provide a dual-processing unit with single clock source CPUs and I/O module having a safety timer crosscheck diagnostic to enable each CPU to verify the accuracy of the clock source of the other CPU. - 特許庁

カウンタ２６に与えるクロックＣＫ０とカウンタ２７に与えるクロックＣＫ１を、二相化回路２５により重複期間がないように二相化し、カウンタ２６と２７を時分割動作により多重化することによりインクリメント回路４７を共用化する。例文帳に追加

The clock CK0 imparted to the counter 26 and a clock CK1 imparted to the counter 27 are adjusted respectively to have two-phase property without generating an overlapped period by a two-phase imparting circuit 25, and an increment circuit 47 is used in common by multiplexing the counters 26, 27 by time-sharing operation. - 特許庁

発振器４，９、セレクタ５，１０、ＰＬＬ（位相同期ループ）回路６，１１、出力ゲート７，１２、系切替制御回路８，１３を有する運用系と予備系の二重化構成のＡ系クロック発生装置２、Ｂ系クロック発生装置３を備える。例文帳に追加

An A system clock generator 2 and a B system clock generator 3 in the duplex configuration of the active system and the standby system are provided while having oscillators 4 and 9, selectors 5 and 10, phase-locked loop (PLL) circuits 6 and 11, output gates 7 and 12 and system switching control circuits 8 and 13. - 特許庁

さらに、非同期システムで生じるクロック誤差が蓄積し、二次多重化ジッタが閾値を越えた場合には、ＮＵＬＬパケットを挿入して誤差を除去する。例文帳に追加

Furthermore, clock errors generated in an asynchronous system are accumulated, and when the secondary multiplexing jitter exceeds a threshold value, a null packet is inserted so as to remove errors. - 特許庁

引張りスプリング（２３６）はトレイを後方に展開位置に駆動し、二重クロック機構（２３４）は収納されたトレイがわずかに前方に押されたときトレイを後方に移動させるために開放される。例文帳に追加

A tension spring 236 drives the tray 30 backward, up to the development position, and a double lock mechanism 234 is opened in order to move the tray 30 backward, when the stored tray 30 is pushed slightly forward. - 特許庁

正負二つの差動信号によって論理データを伝送する信号伝送方式において、クロック信号ＣＫはデータ信号Ｄとの排他的論理和７の信号を生成し、生成した排他的論理和の信号ＣＤとデータ信号Ｄとを多重化し、２値の振幅をもつ差動信号でデータ信号とクロック信号を１対の信号線ペアで伝送すること。例文帳に追加

In a signal transmission system for transmitting logical data by two positive and negative differential signals, a signal of exclusive OR 7 is generated from a clock signal CK and a data signal D, the generated exclusive OR signal CD and the data signal D are multiplexed to transmit the data signal D and the clock signal CK as differential signals having two amplitude values through a pair of signal lines. - 特許庁

複数の同期ドメインへのクロック同期プロトコルの応用は、複数の同期ドメインを使用して二重リングネットワークトポロジにおけるメッセージ伝送の際の非対称性遅延に対処すること、複数の同期ドメインを使用して予備同期ドメインを提供すること、及び、複数の同期ドメインを使用してマスタークロックの精度に関する情報を集めることを含む。例文帳に追加

The application of clock synchronization protocol for a plurality of synchronous domains comprises coping with asymmetric delay upon message transmission in double ring network topology employing a plurality of synchronous domains, the provision of a preliminary synchronous domain employing the plurality of synchronous domains, and the collection of informations with respect to the accuracy of a master clock employing the plurality of synchronous domains. - 特許庁