単接トランジスタの英語

メモリセル１は、単層ポリシリコン構造を有する不揮発性のメモリセルであり、ワード線ＳＷＬに接続された選択トランジスタＴ１と、該選択トランジスタＴ１に直列に接続されたセルトランジスタＴ２と、該セルトランジスタＴ２のゲートに接続されたキャパシタＣ１とを備える。例文帳に追加

A memory cell 1 is a nonvolatile memory cell having a single-layer polysilicon structure, and is provided with a selection transistor T1 connected to a word line SWL, a cell transistor T2 connected to the selection transistor T1 in series, and a capacitor C1 connected to a gate of the cell transistor T2. - 特許庁

複数の単位トランジスタ３が並列に接続されたトランジスタ列からなり、高周波を増幅する増幅素子と、トランジスタ列の隣り合った単位トランジスタ３のフィンガ間にそれぞれ形成された出力整合回路の回路素子２とを備える。例文帳に追加

This high-frequency amplifier includes: an amplifier element including a transistor sequence with a plurality of unit transistors 3 connected in parallel to one another for amplifying a high frequency; and circuit elements 2 of output rectifier circuits each formed between fingers of the unit transistors 3 adjacent to each other in the transistor sequence. - 特許庁

各トランジスタの特性は等しく、各単位回路における第１のＮチャネルトランジスタのゲートは第１固定電位Ｖs1に接続され、第２のＰチャネルトランジスタのゲートは第２固定電位Ｖs2に接続される。例文帳に追加

Characteristics of respective transistors are equal, a gate of the first N channel transistor in each unit circuit is connected to a first fixed potential Vs1, and a gate of the second P channel transistor is connected to a second fixed potential Vs2. - 特許庁

１対のＰ-ＭＯＳトランジスタ及びＮ-ＭＯＳトランジスタを配設し、該Ｐ-ＭＯＳトランジスタのソース端子とＮ-ＭＯＳトランジスタのドレイン端子との間に、異なる抵抗値を有する抵抗とスイッチ手段との直列接続を基本単位として組み合わされた回路網を接続する。例文帳に追加

A pair of a P-MOS transistor and an N-MOS transistor is arranged, and a circuit network obtained by combining serial connections of resistors having different resistances and switching means with a serial connection as a base unit is connected between the source terminal of the P-MOS transistor and the drain terminal of the N-MOS transistor. - 特許庁

各単位回路Ｕは、ゲート電位ＶGに応じて電気光学素子Ｅを駆動する駆動トランジスタＱDRと、駆動トランジスタＱDRをダイオード接続させるトランジスタＱSW2とを含む。例文帳に追加

Each unit circuit U includes a driving transistor QDR which drives the electro-optical element E according to a gate potential VG and a transistor QSW2 which diode-connects the driving transistor QDR. - 特許庁

単位回路Ｕは、電圧供給線１７と電気光学素子１１との間に介挿された駆動トランジスタＴdrと、書込期間Ｐwrtにて駆動トランジスタＴdrをダイオード接続するトランジスタＴ1とを含む。例文帳に追加

Each unit circuit U includes: a driving transistor Tdr interposed between a voltage supply line 17 and an electrooptical element 11; and a transistor T1 which diode-connects the driving transistor Tdr in a write period Pwrt. - 特許庁

トランジスタＴＦＴは、基板１１上に隣接して設定されたトランジスタ形成領域Ｒta、Ｒtbの各々に、単一のゲート電極Ｔｒｇを兼用した薄膜トランジスタＴｒＡ、ＴｒＢが設けられている。例文帳に追加

The transistor TFT is provided with thin film transistors TrA, TrB which doubly use a single gate electrode Trg in each of transistor formation regions Rta, Rtb adjacently established on a substrate 11. - 特許庁

メモリトランジスタと選択トランジスタとは、電荷蓄積電極２及び制御電極４からなる２層ゲート電極構造を有し、選択トランジスタを介してメモリトランジスタの単位列をソース線１２及びビット線７に接続している。例文帳に追加

The selective transistor has a double-layer gate electrode structure composed of a charge store electrode 2 and a control electrode 4, the unit array of memory transistors is connected to source lines 12 and bit lines 7 via the memory transistors. - 特許庁