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排他的論理和素子の英語
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英訳・英語 EXCLUSIVE-OR element; EXCLUSIVE-OR gate
「排他的論理和素子」の部分一致の例文検索結果
該当件数 : 6件
集積回路素子に関して特に有用な、レイアウトの面積効率のよい、高スピードの、動的な複数入力の排他的論理和(XOR)および排他的否論理和(XNOR)の論理ゲート回路設計を提供する。例文帳に追加
To provide a high-speed and layout area-effective OR gate circuit designs for exclusive OR (XOR) and exclusive Non-OR (XNOR) for dynamic multiple entries specifically useful for an integrated circuit element. - 特許庁
各メモリセルD0〜D7の出力端と各排他的論理和素子Eo0〜Eo7の一方の入力端とが接続され、極性保持セルDcの出力端と各排他的論理和素子Eo0〜Eo7の他方の入力端とが接続されている。例文帳に追加
An output end of each memory cell D0-D7 and one side of each exclusive OR element Eo0-Eo7 are connected, an output end of a polarity holding cell Dc and the other side of an input end of each exclusive OR element Eo0-Eo7 are connected. - 特許庁
レジスタ30の値が「1」になると、論理積素子32〜38は、レジスタ14〜22からの除数Bの値を出力し、排他的論理和素子40〜46において減算が実行される。例文帳に追加
When the value of the register 30 becomes '1', AND elements 32 to 38 output the values of a divisor B from registers 14 to 22 and subtraction is executed in exclusive-ORs 40 to 46. - 特許庁
レジスタ30の値が「1」になると、論理積素子32〜38は、レジスタ14〜22からの除数Bの値を出力し、排他的論理和素子40〜46において減算が実行される。例文帳に追加
When the value of the register 30 is "1", AND elements 32-38 output the value of a divisor (B) from registers 14-22; and subtraction is executed in EXCLUSIVE OR elements 40-46. - 特許庁
排他的論理和演算回路9は、第1の方向の誤り訂正によって検出された誤り量と、記憶素子11に格納されたデータを用いて第1の誤り検査結果を算出する。例文帳に追加
An exclusive OR arithmetic circuit 9 uses an error quantity detected by the error correction in the 1st direction and data stored in a storage element 11 to calculate a 1st error check result. - 特許庁
このうち出力回路17は、後述する判定回路15内の排他的論理和回路16の出力側にベースが接続されたトランジスタTr3と、このトランジスタTr3のエミッタに接続されて、トランジスタTr3のオン動作により発光する発光素子Dとから構成されている。例文帳に追加
The output circuit 17 is constituted of a transistor Tr3 of which the base is connected to the output side of an exclusive OR circuit 16 in the determining circuit 15 and a light emitting element D which emits light by the ON operation of the transistor Tr3. - 特許庁
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