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Weblio 辞書 > 英和辞典・和英辞典 > 英和専門語辞典 > 排他的論理積の英語・英訳 

排他的論理積の英語

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主な英訳exclusive AND

クロスランゲージ 37分野専門語辞書での「排他的論理積」の英訳

排他的論理積

exclusive AND


「排他的論理積」の部分一致の例文検索結果

該当件数 : 24



例文

小さいレイアウト面排他論理和/排他否定論理和回路を実現できるようにする。例文帳に追加

To realize an exclusive OR/exclusive NOR circuit having a small layout area. - 特許庁

回路素子に関して特に有用な、レイアウトの面効率のよい、高スピードの、動な複数入力の排他論理和(XOR)および排他論理和(XNOR)の論理ゲート回路設計を提供する。例文帳に追加

To provide a high-speed and layout area-effective OR gate circuit designs for exclusive OR (XOR) and exclusive Non-OR (XNOR) for dynamic multiple entries specifically useful for an integrated circuit element. - 特許庁

三角波の生成は、発振回路により生成されたクロック信号と当該クロック信号を遅延させた信号との排他論理和をとり、この排他論理和と前記クロック信号との論理をとることにより行う。例文帳に追加

The triangular wave is generated by adopting an exclusive OR of the clock signal generated by the oscillation circuit and a signal which has delayed the clock signal and by adopting a logical product of the exclusive OR and the clock signal. - 特許庁

論理演算部207は、排他論理和演算部204及び大小比較部205、206の全ての入力が「1」の場合にのみ「1」を出力する。例文帳に追加

An AND operation part 207 outputs "1" only when all inputs of the exclusive OR operation part 204, the size comparison parts 205, 206 are "1". - 特許庁

入力信号を1クロック分遅延させる第一のレジスタ5及び第二のレジスタ6と、二つの入力信号の排他論理和を求める第一の排他論理和回路7及び第二の排他論理和回路8と、二つの入力信号の論理を求める論理回路9と、クロックイネーブル入力を備えたクロックイネーブル入力付レジスタ10とにより構成する。例文帳に追加

This circuit is composed of first and second registers 5 and 6 for delaying input signals by one clock, first and second exclusive OR circuits 7 and 8 for exclusively ORing two input signals, an AND circuit 9 for ANDing two input signals and a register 10 with clock enable input provided with a clock enable input. - 特許庁

このビット判定回路204と205の出力が出力排他論理和回路206で排他論理和され、誤り数算回路207であらかじめ定められた時間内の誤り数が算される。例文帳に追加

The outputs of these bit discriminating circuits 204 and 205 are exclusively ORed by an exclusive output OR circuit 206 and the number of errors within the predetermined time is integrated by an error number integrating circuit 207. - 特許庁

例文

演算データを格納するシフトレジスタ180を入力とする演算用のシフトレジスタ160と、ビット選択用の入力レジスタ140とを入力とする論理とその出力を入力とする排他論理和からなる排他論理和回路170を備える。例文帳に追加

This device is provided with a shift register 160 for an arithmetic operation, which makes a shift register 180 for storing operation data an input, and an EXCLUSIVE-OR circuit 170 consisting of a logical product making an input register 140 for bit selection an input and an exclusive-OR making the output of the register 140 an input. - 特許庁

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「排他的論理積」の部分一致の例文検索結果

該当件数 : 24



例文

ANDゲート6はスSCANTEST信号とレベルラッチの出力との論理をとり、排他論理和回路7はANDゲート6の出力と組合せ回路から出力されるDATAIN信号との排他論理和をとってスキャンフリップフロップに供給する。例文帳に追加

An AND gate 6 takes a logical product of the SCANTEST signal and the output of the level latch, and an exclusive 'or' circuit 7 takes an exclusive OR of the output of the AND gate 6 and a DATAIN signal put out of a combination circuit and supplies it to the scan flip-flop. - 特許庁

そして、マスクの最大値と補正値との論理を演算し、演算結果とシフトされたデータとの排他論理和(XOR)を演算して、データをガロア体の元で演算した結果を得る。例文帳に追加

A logic AND of a maximum value of the mask with a correction value is computed, and an exclusive OR (XOR) of the result with the shifted data is computed to thereby obtain a result by product computation based on the Galois field. - 特許庁

誤り訂正回路は、例えば、光多重回路(8:1/4:1光多重回路)/分離回路(1:8/1:4光分離回路)、光分岐回路、光排他論理和回路(EXOR回路)、光論理回路(AND回路)、光否定論理回路(NAND回路)により構成する。例文帳に追加

The error correction circuit consists of, e.g. an optical multiplexes circuit (8:1/4:1 optical multiplexer circuit)/ demultipexer circuit (1:8/1:4 optical demultiplexer circuit), a optical branch circuit, an optical exclusive OR circuit(EXOR circuit), and an optical AND circuit (AND circuit) and an optical NAND circuit (NAND circuit). - 特許庁

レジスタ30の値が「1」になると、論理素子32〜38は、レジスタ14〜22からの除数Bの値を出力し、排他論理和素子40〜46において減算が実行される。例文帳に追加

When the value of the register 30 becomes '1', AND elements 32 to 38 output the values of a divisor B from registers 14 to 22 and subtraction is executed in exclusive-ORs 40 to 46. - 特許庁

レジスタ30の値が「1」になると、論理素子32〜38は、レジスタ14〜22からの除数Bの値を出力し、排他論理和素子40〜46において減算が実行される。例文帳に追加

When the value of the register 30 is "1", AND elements 32-38 output the value of a divisor (B) from registers 14-22; and subtraction is executed in EXCLUSIVE OR elements 40-46. - 特許庁

半導体集回路は、メモリと、所定の複数のメモリ出力端子から出力される信号の排他論理和信号を出力する論理ゲートと、メモリの出力信号から1つの信号を選択して出力する第1のセレクタと、排他論理和信号出力と第1のセレクタの出力のいずれかを選択して出力する第2のセレクタを備える。例文帳に追加

A semiconductor integrated circuit is provided with a memory, a logic gate outputting an exclusive OR signal outputted from the prescribed plural memory output terminals, a first selector selecting one signal from output signals of the memory and outputting it, and a second selector selecting either of an output of an exclusive OR signal and an output of the first selector and outputting it. - 特許庁

受信蓄装置11上に、蓄チャネルに割り当てるための、一つもしくは複数の物理或いは論理な単位での排他記憶領域を保持する。例文帳に追加

The reception storage device 11 of this invention has exclusive storage areas in one physical or logical unit or more for assignment to a storage channel. - 特許庁

例文

Exclusive-OR型機能メモリのメモリセル2のデータ蓄部7に書き込まれたデータと一致検索用のデータとの排他論理和を演算するに当たり、一致検索用のデータが真の値である場合、データ蓄部7に書き込まれたデータを、正論理と負論理のうちの一方のデータとして読み出し、一致検索用のデータが偽の値である場合、データ蓄部7に書き込まれたデータを、その他方のデータとして読み出す。例文帳に追加

When calculating the Exclusive-OR of the data written in the data storage section 7 of the memory cell 2 of an Exclusive-OR function memory and the data for match retrieval, the data written in the data storage section 7 are read as either one data of the positive logic and the negative logic when the data for match retrieval are true, or as the other data when the data are false. - 特許庁

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