書込みサイクルの英語

数回の書込みからの情報をＳＲＡＭバッファに格納し、後に、情報の大きなブロックをＳＲＡＭバッファからＭＲＡＭに１回の書込みサイクルにおいて書き込むことにより、１回の書込みサイクルにおいてＭＲＡＭによって使用される電力を低減する。例文帳に追加

Information from writing of several times is stored in an SRAM buffer and then a large block of information from the SRAM buffer is written in the MRAM by one writing cycle to reduce power to be used for one writing cycle in the MRAM. - 特許庁

第２ロウ系デコーダ１９は、１サイクル前で指定された行と同一行のワード線ＰＷＬを活性化させ、パリティ部の書込みドライバＷＤＲは、１サイクル前にいずれかの列が書込みを指示されたときに、パリティを書込み用ビット線対ＷＢＬＰに出力する。例文帳に追加

A second row system decoder activates a row same as a row specified one cycle before and the write driver WDR of the parity part outputs the parity to the bit line pair WBLP for writing when any column is instructed to perform writing at one cycle before. - 特許庁

これにより、全ビット中にフェイルが少ない場合、又はフェイルが偏っている場合は無駄な書込みサイクルを効率よく無くすことができる。例文帳に追加

Thereby, when failure is less in all bits or failure is unevenly distributed, an useless write cycle can be efficiently eliminated. - 特許庁

３回の書込みが終了した後、Ｉ／Ｏ・メモリ制御回路４はＣＰＵ１に対してＩ／Ｏサイクルを終了させる。例文帳に追加

After the end of three writing, the circuit 4 allows the CPU 1 to end the I/O cycle. - 特許庁

アドレスバッファ回路は、先行する書込みサイクルにおいて受信した第１のアドレス信号を書込み制御信号の立ち上がりに応答して記憶装置のコア部に出力し、書込み制御信号の立ち上がりに応答して第２のアドレス信号を外部から受信する。例文帳に追加

An address buffer circuit outputs a first address signal received in a preceding writing cycle to a core part of a memory device responding to the rise of a writing control signal, and receives a second address signal from the outside responding to the rise of a writing control signal. - 特許庁

併合部３１は、リクエストキュー２２内のリクエストのうち、ＤＤＲ２−ＳＤＲＡＭにおける１回の読出しサイクルまたは書込みサイクルでアクセス可能なリクエストを併合する。例文帳に追加

A merge section 31 merges requests accessible in one read cycle or write cycle in a DDR2-SDRAM among requests in the request queue 22. - 特許庁

さらに、ロジック回路１１００は、ブロック書込み動作のサイクル直後の動作サイクルにおいて、プリチャージ動作を行なうための動作コマンドをＤＲＡＭモジュール１２００に与える。例文帳に追加

Further, a logic circuit 1100 gives an operation command for performing pre-charge operation to a DRAM module 1200 in an operation cycle directly after a cycle of block write-in operation. - 特許庁

Ｉ／Ｏ・メモリ制御回路４はＣＰＵ１からの信号を基にＩ／Ｏサイクルか否かを認識し、Ｉ／Ｏサイクルであることを認識するとそのサイクル中にＩ／Ｏログ格納メモリ７に対して３回の書込みタイミングを生成する。例文帳に追加

An I/O memory control circuit 4 recognizes an I/O cycle or not, based on a signal from a CPU 1, and at the time of recognizing the I/O memory, generates three write timing in an I/O log storing memory 7 during the I/O cycle. - 特許庁