直列ディレイの英語

ディレイ回路は直列接続されたディレイインバータ１２，１３を構成要素とし、それぞれはＰチャネルＦＥＴと、このＰチャネルＦＥＴにコンプリメンタリ接続されたＮチャネルＦＥＴとから成る。例文帳に追加

This delay circuit is composed of serially connected delay inverters 12 and 13, and each of them consists of a P channel FET and an N channel FET that is complimentarily connected to the P channel FET. - 特許庁

ＰＣＬＫ−１は直列連結のユニットディレイ１８−１〜ｍに供給されＤＣＬＫ２′〜ｎ′を発生する。例文帳に追加

The PCLK-1 is supplied to serially connected unit delays 18-1-m, and DCLK2'-n' are generated. - 特許庁

入力パルスに対してそれぞれ位相遅延時間τだけ遅れて出力パルスを出力するディレイバッファＤＢ０〜ＤＢ３０が直列に接続された遅延回路２と、各ディレイバッファＤＢ０〜ＤＢ３０から出力される出力パルスを順次選択する選択回路４とを備えている。例文帳に追加

The clock modulation device includes a delay circuitry 2 being formed with series coupled delay buffers DB0-DB30 outputting pulses being delayed for each phase delay time τ responding to input pules, and a selection circuitry 4 that sequentially selects the output pulses from the delay buffers DB0-DB30. - 特許庁

具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲートと同じＮＯＴゲートを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲートを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させる。例文帳に追加

Concretely, the delay circuit 12 comprises series connection of number of NOT gates identical to NOT gates configuring a ring delay line 1 by the number of stages being a half the number of series stages for configuring the ring delay line 1 and the NOT gates of the delay circuit 12 are operated by using the input voltage Vin being an A/D conversion object as their power supply. - 特許庁

ｎ個のＤ型フリップフロップを直列に接続し、各Ｄ型フリップフロップの出力した信号の論理積を出力とするデジタル・フィルタ２０と、ｍ×２個のプリミティブ素子を有するインバータを直列に接続したディレイ・フィルタ３０を並列に接続する。例文帳に追加

A digital filter 20 for which n pieces of D-type flip-flops are connected in series and the logical product of signals outputted by the respective D-type flip-flops is output, and a delay filter 30 for which m×2 pieces of inverters having primitive elements are connected in series are connected in parallel. - 特許庁

ＤＣＬＫ−１は直列連結されたユニットディレイ１６−１〜１６−ｍに供給され、この出力はそれぞれ位相検波器２０−１〜ｎに入り、ＰＣＬＫ−２と比較される。例文帳に追加

The DCLK-1 is supplied to serially connected unit delays 16-1-16-m, and the outputs are respectively inputted to phase detectors 20-1-n, and compared with the PCLK-2. - 特許庁

本発明の同期逓倍クロック信号生成回路は、直列に接続された複数のディレイラインと、最終段のディレイラインの出力と基準信号との位相比較を行なう位相比較器１１０と、位相比較結果に応じて制御カウント信号を生成するカウンタ１２０および遅延制御回路１３０と、制御カウント信号に応じて各ディレイラインの遅延時間を設定するデコード回路とを備える。例文帳に追加

This synchronous multiplication clock signal generation circuit 1500 is provided with serially connected plural delay lines, a phase comparator 110 for comparing the phases of the output of the delay line of a final stage and reference signals, a counter 120 and a delay control circuit for generating control count signals corresponding to a phase compared result and a decoding circuit 140 for setting the delay time of the respective delay lines corresponding to the control count signals. - 特許庁