複数アドレス命令の英語

命令実行部３〜１０，１４〜２２は、外部からのアドレスとアドレスバッファ制御信号とに基づいて複数のメモリセルアレイにアクセスする。例文帳に追加

Command execution parts 3 to 10 and 14 to 22 access a plurality of memory cell arrays based on addresses and address buffer controlling signals from the outside. - 特許庁

１サイクルに複数の命令を発行し得るデータ処理装置における分岐予測機構150-1,150-2 は、命令アドレスカウンタ100-1,100-2 の命令アドレスが示す分岐命令の分岐履歴が存在する場合、分岐の成立／不成立を予測すると共に分岐方向の偏りを検出する。例文帳に追加

Branching prediction mechanism 150-1, 150-2 in a data processor capable of issuing plural instructions in one cycle predict establishment/failure of branching and detect deviation of the branching direction when branching records of branching instructions to be indicated by instruction addresses of instruction address counters 100-1, 100-2 exist. - 特許庁

プログラムＲＡＭ２は、複数の命令を複数のエリアに各々記憶し、プログラムカウンタ１から出力されるアドレスデータＡＤＲにより指定されたエリア内の命令を命令デコーダ３に供給する。例文帳に追加

A program RAM 2 stores a plurality of instructions in the plurality of areas respectively and supplies the instruction in the area specified by the address data ADR output from the program counter 1 to an instruction decoder 3. - 特許庁

ブランチ・ヒストリー１５は、分岐先のアドレスモード情報を格納し、命令フェッチ制御回路１３は、複数の命令フェッチポートの各々に対応するアドレスモード情報を保持する。例文帳に追加

A branch history 15 stores the address mode information of a branch destination and an instruction fetch control circuit 13 holds the address mode information corresponding to respective instruction fetch ports. - 特許庁

ブランチヒストリテーブル１４は、分岐が成立した最新を含む過去の複数の分岐命令の各々について、その命令アドレスと分岐先アドレスとの対応情報である第２の対応情報を格納する。例文帳に追加

A branch history table 14 stores second correspondence information which is correspondence information between an instruction address and a branch destination address for each of a plurality of branch instructions in the past including the latest one by which the branch is established. - 特許庁

命令発行制御部１１０の圧縮可否判定部１３０は、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令が、メモリバンク２１０のバンク幅内の複数の要素データをアクセスするか否かを判定する。例文帳に追加

A compression propriety determination part 130 of an instruction issuing control unit 110 determines whether a memory access instruction which can access a plurality of element data stored at an address interval designated by instruction by one instruction accesses a plurality of element data within the bank width of a memory bank 210. - 特許庁

マイクロプロセッサ１００は、命令を格納するメモリ３と、フェッチした命令をパイプライン処理するＣＰＵ１と、ＣＰＵ１からの要求アドレスおよびそれに後続する複数のアドレスの命令をメモリ３から先読みして格納するプリフェッチバッファ２とを備える。例文帳に追加

The microprocessor 100 includes a memory 3 having instructions stored therein, a CPU 1 for performing pipeline processing of fetched instructions, and a prefetch buffer 2 which reads ahead instructions in a request address from the CPU 1 and a plurality of following addresses from the memory and stores them therein. - 特許庁

コマンド生成部は１つのベクトル転送命令をアドレスの異なる複数の命令に分解してアドレス生成部３に送出するが、この際分解されたリクエスト同士で同一のメモリアドレスに対するアクセスが存在するか判別する。例文帳に追加

A command generation part decomposes one vector transfer instruction into instructions different in address and sends them to an address generation part 3, and decides here whether some of the decomposed requests have access to the same memory address. - 特許庁