設計ルール検証の英語

本発明によれば、レイアウトがパッドまで設計されていない状態においてもデザインルールを検証することができる。例文帳に追加

A design rule may be verified even in a state that a layout up to the pad is not designed. - 特許庁

また、検証部３０２は、取得部３０１によって取得された代表形式データ２０２に基づいて、レイアウトデータ２００が設計ルール３１０に違反しているか否かを検証する。例文帳に追加

The verifying part 302 verifies whether the layout data 200 violates a design rule 310 on the basis of the representative form data 202 acquired by the acquiring part 301. - 特許庁

また、検証部３０２は、取得部３０１によって取得された代表形式データ２０２に基づいて、レイアウトデータ２００が設計ルール３１０に違反しているか否かを検証する。例文帳に追加

The verification part 302 verifies whether the layout data 200 violates to a design rule 310 or not, based on the representation form data 202 acquired by the acquiring part 301. - 特許庁

集積化検証および製造適応ツールは、複数の検証ツールコンポーネント（例えば、レイアウト対回路図４４０、設計ルールチェック４５０、光学プロセス修正４３０、位相マスクシフト割り当て４２０）によってアクセスされる設計データを格納する階層型データベースを含む。例文帳に追加

The integrated verification and manufacturability tool includes a hierarchical database to store design data accessed by a plurality of verification tool components (e.g., layout versus schematic 440, design rule check 450, optical process correction 430, and phase shift mask assignment 420). - 特許庁

集積化検証および製造適応ツールは、複数の検証ツールコンポーネント（例えば、レイアウト対回路図［４４０]、設計ルールチェック[４５０]、光学プロセス修正[４３０]、位相マスクシフト割り当て[４２０]）によってアクセスされる設計データを格納する階層型データベースを含む。例文帳に追加

The integrated verification and manufacturability tool includes a hierarchical database to store design data accessed by a plurality of verification tool components (e.g., layout versus schematic [440], design rule check [450], optical process correction [430], and phase mask shift assignment [420]). - 特許庁

半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。例文帳に追加

A layout verification device comprises a voltage setting part 20 for setting the layout voltage of each of plural conductive layers contained layout data of a semiconductor device, and a verifying part 30 for verifying, based on a design rule, the layout data in which the layout voltage has been set. - 特許庁

設計データ又はマスクデータの補正方法および補正システム、設計データ又はマスクデータの検証方法および検証システム、半導体集積回路の歩留まり予測方法、デザインルールの改善方法、マスクの製造方法、並びに、半導体集積回路の製造方法例文帳に追加

CORRECTION METHOD AND CORRECTION SYSTEM FOR DESIGN DATA OR MASK DATA, VALIDATION METHOD AND VALIDATION SYSTEM FOR DESIGN DATA OR MASK DATA, YIELD ESTIMATION METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT, METHOD FOR IMPROVING DESIGN RULE, METHOD FOR PRODUCING MASK, AND METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

そして、設計装置は、アウターセリフパターン，インナーセリフパターンを描画データ２４から除去したチェック用描画データ２６を生成し、そのチェック用描画データ２６に含まれる描画用パターンの形状を検証ルールに従って検証する。例文帳に追加

The design device generates checking drawing data 26 obtained by removing the outer serif pattern and the inner serif pattern from the drawing data 24, and verifies the shape of a drawing pattern included in the checking drawing data 26 according to a verification rule. - 特許庁