The distance L30 between the first bit line 60 and the second bit line 62 is longer than the distance L10 between the first bit line 60 and the first Vss wiring 64 as well as the distance L20 between the second bit line 62 and the second Vss wiring 64.例文帳に追加

第１ビット線６０と第２ビット線６２との距離Ｌ３０は、第１ビット線６０と第１Ｖｓｓ配線６４との距離Ｌ１０、および、第２ビット線６２と第２Ｖｓｓ配線６４との距離Ｌ２０よりも大きい。 - 特許庁

A bit comparator 60 calculates a bit difference between the power of the receiving wave and a target value, and a shift register 70 shifts a stored bit string to the left or the right in accordance with the data of the bit difference outputted from the comparator 60 and outputs the bit string as a gain.例文帳に追加

ビット比較器６０は、受信波の電力と目標値とのビット差を求め、シフトレジスタ７０は、ビット比較器６０から出力されたビット差のデータに応じて、記憶したビット列を左側シフト或いは右側シフトし利得として出力する。 - 特許庁

The semiconductor memory device comprises a first Vss wiring 64, a second Vss wiring 64, a first bit line 60 and a second bit line 62.例文帳に追加

半導体記憶装置は、第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１および第２ビット線６０，６２とを含む。 - 特許庁

By cooperation between the GS decoding portion 50 and the turbo-decoding portion 60, the reliability is increased and the bit error rate of the information bit u is decreased.例文帳に追加

ＧＳ復号部５０とターボ復号部６０の連携により、信頼度が増加し、情報ビットｕのビット誤り率が低減する。 - 特許庁

A GS-APP decoding portion 52 of a GS-decoding portion 50 receives apriori probability related to an information bit u, a parity bit p1 and a parity bit p2 sent from a turbo-decoding portion 60, calculates outside informations and sends them to the turbo-decoding portion 60, when it does a soft decision decoding of a receiving bit y.例文帳に追加

ＧＳ復号部５０のＧＳ−ＡＰＰ復号部５２は受信ビットｙの軟判定復号を行う際、ターボ復号部６０から送られる情報ビットｕ、パリティビットｐ１，ｐ２に関する事前確率を受け取り、それらの外部情報を計算し、ターボ復号部６０に送る。 - 特許庁

On the upper layer thereof, a bit line 60 or capacitor conducted with the contact plug 50 is formed.例文帳に追加

それらの上層に、コンタクトプラグ５０と導通するビット線６０やキャパシタを形成する。 - 特許庁

The other end of each sub-bit line 40 is connected to a common potential supply line 70 through a second sub-bit line selecting switch 80 on-driven complementarily with the first sub-bit line selecting switch 60.例文帳に追加

各サブビット線４０の他端は、第１のサブビット線選択スイッチ６０とは相補的にオン駆動される第２のサブビット線選択スイッチ８０を介して共通電位供給線７０に接続される。 - 特許庁

When bit depth conversion predictive encoding is selected in intra-encoding, a bit depth conversion predictive encoding unit 60 performs bit depth conversion processing on an N-bit image signal for a designated encoding unit to convert the image signal to a low bit depth image of N-Δ bits, performs encoding/decoding processing on the lower layer signal, and performs inverse bit depth conversion processing on the decoded image.例文帳に追加

イントラ符号化で、ビット深度変換予測符号化が選択された場合、ビット深度変換予測符号化部６０は、指定された符号化ユニットに対して、Ｎビットの画像信号に対してビット深度変換処理を行うことでＮ−Δビットの低ビット深度画像に変換し、該下位階層信号に対して、符号化・復号処理を行い、その復号画像に対して、逆ビット深度変換処理を行う。 - 特許庁

The duty ratio adjusting part 60 changes the pulsewidth of the bit stream S6 to thereby adjust the duty ratio.例文帳に追加

デューティ比調節部６０は、ビットストリームＳ６のパルス幅を変化させることにより、デューティ比を調節する。 - 特許庁

Also, bit lines BL, /BL are charged to the power source potential VDD by a timing control circuit 60, after that, the word line WL is driven.例文帳に追加

また、タイミング制御回路６０によってビット線ＢＬ，／ＢＬを電源電位ＶＤＤに充電し，その後ワード線ＷＬを駆動する。 - 特許庁

The output of each N bit optical quantization/coding device (42) is handed over to a determination circuit and memory unit (60) which are electric circuits.例文帳に追加

各Ｎビット光量子化・符号化器（４２）の出力が電気回路である判定回路及び記憶部（６０）に渡される。 - 特許庁

The mechanical cutting tool 60 can be made as a drilling bit or a reamer, and includes an axial flow passage communicating with an annular portion in the chuck.例文帳に追加

機械切削具６０は穿孔ビットやリーマとすることができ、チャック内の環状部分に連通する軸方向流路を含む。 - 特許庁

A number-of-samples determining unit 60 uses a preset table or the like to determine the number of samples based on a measured bit error rate.例文帳に追加

サンプル数決定部６０は、予め設定されたテーブル等を用いて、測定されたビット誤り率に基づきサンプル数を決定する。 - 特許庁

A data format 60 is set with a transmitter type identification bit 63 for storing data for identifying the type of a transmitter.例文帳に追加

データフォーマット６０には、送信機の種類を識別するためのデータを格納する送信機種類識別ビット６３が設けられている。 - 特許庁

Also, an angle θ2 formed by a ridge line of the contour of the moving area of the bit and a straight line orthogonal to the rotary axis P is equal to or smaller than 60°.例文帳に追加

また、ビットの移動領域の輪郭の稜線と、回転軸Ｐに直交する直線とのなす角度θ２は６０°以下である。 - 特許庁

An adder section 60 adds the bit value outputted from the integration section 30 and the error caused by the binary processing.例文帳に追加

加算部６０は、積算部３０から出力されるビット値と、２値化により生じた誤差とを加算する。 - 特許庁

A preceding bit fixed onto a cutter head 22 and a preceding bit 70 installed to a spoke 60 integrally mounted on the cutter head 22 are secured, and the spoke 60 is slid by a jack 26 and spaces among preceding excavated ditches are adjusted.例文帳に追加

カッターヘッド２２に固定される先行ビットと、カッターヘッド２２と一体的に設けられたスポーク６０に設けられる先行ビット７０とを設け、ジャッキ２６によりスポーク６０をスライドさせて先行掘削溝間の間隔を調整する。 - 特許庁

The bit lines 13 make a pair, a sense amplifier and a pre-charge circuit 6 are connected to the mutual connection point of one end side of the bit lines 13 through a digit line 60, and a virtual GND and a pre-charge circuit 10 are connected to the other end side through the digit line 60.例文帳に追加

ビット線１３は対にされ、一端側にその相互接続点にデジット線６０を介してセンスアンプ及びプリチャージ回路６が接続されており、他端側にはデジット線６０を介して仮想ＧＮＤ及びプリチャージ回路１０が接続されている。 - 特許庁

A bit string constituting the synchronization marker is set to be a value different from a bit string generated by the transmission unit 50 or a receiving unit 60 when a muting function is invoked in the transmission unit 50 or in the receiving unit 60 which receives the data transmitted from the transmission unit 50, which converges into zero.例文帳に追加

同期マーカを構成するビット列は、送信部５０または当該送信部５０から送信されるデータを受信する受信部６０でミュート機能が発動されたときに送信部５０または受信部６０で生成されるゼロに収束していくビット列と異なる値となるように設定される。 - 特許庁

The duty ratio adjusting part 60 gradually increases the pulsewidth of the bit stream S6 from a predetermined minimum value to the pulsewidth of an input bit stream with the elapse of time upon starting the circuit.例文帳に追加

デューティ比調節部６０は、本回路の起動時において、ビットストリームＳ６のパルス幅を、時間の経過とともに、所定の最小値から、入力されたビットストリームのパルス幅まで漸増させる。 - 特許庁

The generator 60 generates bit data decoded by the sequence unit by executing exclusive OR operation based on the generation matrix on delayed temporary decoded data 410 and input bit data.例文帳に追加

生成部６０は、遅延を行った仮復号データ４１０および入力したビットデータに対して、生成行列をもとにした排他的論理和演算を実行することによって、復号の候補となるビットデータを系列単位に生成する。 - 特許庁

A generator 60 sequentially inputs bit data of the number of sequences specified based on an encoding ratio and bit data convolutionally encoded by a generator matrix specified according to a constraint length and an encoding ratio.例文帳に追加

生成部６０は、拘束長および符号化率に応じて規定された生成行列によって畳み込み符号化されたビットデータであって、かつ符号化率をもとに規定される系列数のビットデータを順次入力する。 - 特許庁

The counter 7 retains a counter value 50 (number of cache hits for every N cycles) that is updated according to contents inputted to the lowest bit 60 of the shift register 6 and to contents outputted from the highest bit 6n of the shift register 6.例文帳に追加

カウンタ７は、シフトレジスタ６の最下位ビット６０に入力される内容と、最上位ビット６ｎから出力された内容に基づいて更新されるカウンタ値５０（Ｎサイクルあたりのキャッシュヒット回数）を保持する。 - 特許庁

A management 60 registers the maximum allowable bit rate, the current write/read bit rate and the free space on a recorder management table 61 for every recorder 10_1-10_n and manages them.例文帳に追加

管理部６０は、記録装置１０_1〜１０_nごとに、最大許容ビットレート、現在の書込／読出ビットレート、および空き容量を記録装置管理テーブル６１に登録し管理する。 - 特許庁

There are provided each bit line 61 extended along a first direction 62, each word line 60 extended along a second direction 63 crossing the first direction 62 substantially perpendicularly, each active region 40, and each bit line contact 57.例文帳に追加

第１方向６２に沿って伸びる各ビット線６１と、第１方向６２とは実質的に直交する第２方向６３に沿って伸びる各ワード線６０と、各能動領域４０と、各ビット線コンタクト５７とを提供する。 - 特許庁

The first Vss wiring 64, the second Vss wiring 64, the first bit line 60 and the second bit line 62 are provided in the same layer so as to be extended along Y-direction and are arrayed sequentially in X-direction.例文帳に追加

第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１ビット線６０と、第２ビット線６２とは、同一の層に、Ｙ方向に沿って伸びるように設けられ、かつ、Ｘ方向に順次配列されている。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows×M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

A selector circuit 60 extracts any one of order bit streams HCBS1-HCBS8 from a bit stream subjected to matching, and then outputs it as detection data FD.例文帳に追加

セレクタ回路６０は、一致検出が行われたビット列から、位ビット列ＨＣＢＳ１ないしＨＣＢＳ８のいずれかを抽出した上で、検出データＦＤとして出力する。 - 特許庁

A data transmitting part 12 is constituted by including a transmission data generating part 60, a transmission data buffer 62, a final bit extracting part 64, an adjustment bit setting part 66 and a transmission processing part 68.例文帳に追加

データ送信部１２は、送信データ生成部６０、送信データバッファ６２、最終ビット抽出部６４、調整ビット設定部６６、送信処理部６８を含んで構成されている。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows × M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

An M0 metal 60 is made to adhere to the silicon layer 45, as well as on both sides of non-etching part of the bit-line (M0) layer 50, and forms the left and right bit lines.例文帳に追加

Ｍ０金属６０がシリコン層４５の上とビット線（Ｍ０）層５０の非エッチング部分の両側とに付着され、左右のビット線を形成する。 - 特許庁

The first Vss wiring 64, the second Vss wiring 64, the first bit line 60 and the second bit line 62 are provided in the same layer so as to be extended along Y-direction and arrayed sequentially in X-direction.例文帳に追加

第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１ビット線６０と、第２ビット線６２とは、同一の層に、Ｙ方向に沿って伸びるように設けられ、かつ、Ｘ方向に順次配列されている。 - 特許庁

The transmission verification part 60 further comprises a telegraphic message bit collation part 61 by the transmitting telegraphic message, an error judging part 62 by the results of the collation, a bit error counter 63, and a telegraphic message boundary judging part 64 for transmitting telegraphic message.例文帳に追加

送信検定部６０には、送信電文による電文ビット照合部６１、その照合結果によるエラー判定部６２、ビットエラーのエラーカウンタ６３、送信電文における電文境界判定部６４を有している。 - 特許庁

When the node RN100-1 exchanges and outputs the revolving cell 60, the node RN100-1 raises the ring, revolving cell identification information '1' on a prescribed bit in the VPI area of the header section of the cell 60.例文帳に追加

ＲＮ１００−１は該周回セル６０を交換出力する際、そのヘッダ部のＶＰＩの所定ビットにリング周回セル識別情報“１”を立てる。 - 特許庁

A sprag 60 is assembled to the annular recess part 16, and the sprag 60 has an inner circumferential engagement surface 62 and an outer circumferential engagement surface 61 bit into and engaged between the outer circumferential surface of the shaft body 10 and an inner circumferential surface of the cylinder shaft part 15.例文帳に追加

環状凹部１６には、軸体１０の外周面と筒軸部１５の内周面との間に噛み込んで係合する内周係合面６２と外周係合面６１とを有するスプラグ６０が組み込まれる。 - 特許庁

In a command set CS repeatedly transmitted from a shutter control part 15 inside a display device 10, a bit pattern formed as the entire command set CS is made to be identical to a bit pattern held at the side of shutter eyeglasses 60.例文帳に追加

表示装置１０内のシャッタ制御部１５から繰り返し送信されるコマンドセットＣＳにおいて、このコマンドセットＣＳ全体として形成されるビットパターンが、シャッタ眼鏡６０側において保持されているビットパターンと同一となるようにする。 - 特許庁

In a boring device 10 used for curved boring method, an air bubble liquid producing and feeding device 60 feeds air bubble liquid to a leading-end bit 40 through a boring pipe 20 and boring work is carried out while injecting the air bubble liquid around the front-end bit 40.例文帳に追加

曲がりボーリング工法に用いる削孔装置１０において、気泡液作成送出機６０により、削孔管２０を介して先端ビット４０へ気泡液を送出し、先端ビット４０の周辺に気泡液を注入しながら削孔を行う。 - 特許庁

The encoding control circuit 30 relates encoding difficulty obtained based on the information on picture characteristics form the image analysis circuit 60 and an encoding bit rate based on a predetermined relational expression or based on a predetermined table and sends a resultant encoding bit rate to an encoder circuit 40.例文帳に追加

符号化制御回路３０は、画像解析回路６０からの画像特性情報に応じて得られる符号化難易度と、符号化ビットレートとを、所定の関係式に基づいて、あるいは所定のテーブルに基づいて関係付け、得られた符号化ビットレートを符号化回路４０に送る。 - 特許庁

When bit map data is acquired from an image processing part 60, a selection part 71 supplies the bit map data, to which sort information, such as, "photographic image" and "graphic", such as, graphic art is allotted to a halftone processing part 72, and the halftone processing part 72 performs screen processing.例文帳に追加

画像処理部６０からビットマップデータを取得すると、選択部７１は「写真画像」や、グラフィックアート等の「グラフィック」の種別情報が割り当てられたビットマップデータを中間調処理部７２へ供給し、中間調処理部７２はスクリーン処理を行う。 - 特許庁

The substrate holder 150 provided with the fine adjustment section 130 is mounted on the exposure stage 100 and the substrate holder 150 while stepping bit by bit is adjusted in height and tilted to always maintain a fixed interval difference, so that an irradiation place of the deformed wafer 60 to be exposed is horizontal to an irradiation system 90.例文帳に追加

微調整部１３０を設けた基板ホルダー１５０を露光ステージ１００に載置して、露光する変形ウェハ６０の照射個所が照射系９０に対して水平となるように基板ホルダー１５０を小刻みにステップすると同時に高さ調整と傾斜をかけて常に一定の間隔差を維持した。 - 特許庁

The semiconductor memory 100 has a switch 50 that can switch the outside connection pins to the upper 18 bit side or to the lower 18 bit side and a set-up circuit 60 to set up the connection with the switch circuit.例文帳に追加

データ入出力用に使用される外部接続ピンを上位１８ビット側と下位１８ビット側に切替え可能な切替回路５０と、この切替回路による接続内容を設定する設定回路６０とを備えた半導体メモリ１００である。 - 特許庁

A rotating cutter head 60 is rotatably at least in one 40 of a plurality of cutter spokes 40 and 50 which are revolvably installed at the front end of the shield machine 1; an obstacle cutting bit 61 for cutting an obstacle is arranged on the front end surface of the cutter head 60; and a rotating cutter bit 62 for excavation is arranged on the side surface thereof.例文帳に追加

シールド掘進機１の前端部に公転自在に設置された複数のカッタスポーク４０、５０の内少なくとも１以上のカッタスポーク４０に自転カッタヘッド６０を自転自在に設置し、自転カッタヘッド６０の前端面に支障物切断用の支障物切断ビット６１と、その側面に掘進用の自転カッタビット６２とが配置されている。 - 特許庁

A nonvolatile semiconductor memory 10 includes a memory cell 11 storing complementary data, complementary bit lines BLT, BLB connected to the memory cell 11, a pre-charge circuit 60 pre-charging the complementary bit line to the prescribed potential, a latch type sense amplifier 70, and a current control circuit 50 connected to the complementary bit lines.例文帳に追加

不揮発性半導体メモリ１０は、相補データを記憶するメモリセル１１と、メモリセル１１に接続された相補ビット線ＢＬＴ，ＢＬＢと、その相補ビット線を所定の電位にプリチャージするプリチャージ回路６０と、ラッチ型センスアンプ７０と、相補ビット線に接続された電流制御回路５０と、を備える。 - 特許庁

Subsequently, after a high voltage of a level required by the high voltage generating circuit 60 is generated, a bit line setup operation, a programming operation, and the programming process of a verification operation are performed repeatedly.例文帳に追加

その後、高電圧発生回路６０から要求されるレベルの高電圧が生成された後、ビットラインセットアップ動作、プログラム動作、そして検証動作のプログラミングプロセスが反復的に遂行される。 - 特許庁