Latch (hardware)とは 意味・読み方・使い方

In the starting initial processing, a starter ON/OFF command to be output to the hardware latch circuits 13A, 13B is initialized into an ON command and a software latch plug for determining the ON-/OFF-state of the starter 17 before reset is set ON.例文帳に追加

この始動中イニシャル処理では、ハードウェアラッチ回路１３Ａ，１３Ｂに出力するスタータＯＮ／ＯＦＦ指令をＯＮ指令に初期化すると共に、リセット前のスタータ１７のＯＮ／ＯＦＦ状態を判定するソフトウェアラッチフラグをＯＮにセットする。 - 特許庁

Especially, when contents of the latch circuit 9 are program data, since it is performed by only hardware processing which reads out contents of the latch circuit 9 one by one and decodes them, increasing arithmetic processing speed (increasing speed by four times) of one chip microcomputer can be realized.例文帳に追加

特に、ラッチ回路９の内容がプログラムデータの場合、ラッチ回路９の内容を１バイトずつ読み出して解読するハード処理だけで済む為、１チップマイクロコンピュータの演算処理速度の高速化（４倍速化）を実現できる。 - 特許庁

To provide a tri-state bus circuit with a wide operation margin by reducing an amount of hardware, thereby shortening an inter-latch distance and enhancing data transfer performance.例文帳に追加

ハードウェア量を削減して、ラッチ間距離を短縮させ、データ転送性能の向上を図り、動作マージンの広いトライステートバス回路を提供する。 - 特許庁

Since a conventional post-stage latch circuit can be omitted, the amount of hardware of a tri-state bus circuit is reduced and high-speed data transfer can be attained.例文帳に追加

これにより、従来必要であった後段のラッチ回路を省略することがてきるので、トライステートバス回路のハードウェア量を削減し、かつデータ転送の高速化を図ることが可能となる。 - 特許庁

A hook 13 is hooked on a hook latch 4 fixed to the hardware body 2, thereby the worker can pass through the support 10 without removing the hook 13 of the safety belt when passing through the support 10.例文帳に追加

フック１３は金物本体２に固定されたフック掛４に掛け止めされ、これにより、支柱１０を通過する際にも安全帯のフック１３を親綱１１から外すことなく作業者が支柱１０を通過できる。 - 特許庁

As a result, when determining that the starter 17 is held in the ON-state by hardware latch circuits 13A, 13B, the CPU 12 executes starting initial processing to continue the ON-state of the starter 17 after changing its initial processing thereinto.例文帳に追加

その結果、スタータ１７がハードウェアラッチ回路１３Ａ，１３ＢによってＯＮ状態に保持されていると判断されれば、ＣＰＵ１２のイニシャル処理をスタータ１７のＯＮ状態を継続する始動中イニシャル処理に変更して実行する。 - 特許庁

To provide a static timing verification method, capable of verifying half-period transfer and one-period transfer in original transfer modes, respectively, when the respective transfers are included on the same path in a LIS including a synchronous circuit composed of a latch circuit that is a target circuit of static timing verification, which is configured in the form of including a software macro circuit and a hardware macro circuit.例文帳に追加

静的タイミング検証の対象回路であるラッチ回路で構成される同期回路がソフトマクロによる回路とハードマクロによる回路とが混在する形で構成されるＬＳＩにおいて、同一パス上に半周期転送と１周期転送とが混在する場合に、それぞれの転送を本来の転送態様で検証することを可能にする静的タイミング検証方法を得ること。 - 特許庁