NPN type transistorとは 意味・読み方・使い方

The hold circuit 18 has an NPN-type transistor Tr1 to which the output of an amplifier 17 is inputted via a capacitor C1, and a hold capacitor C2 connected to the emitter of the NPN-type transistor Tr1.例文帳に追加

ホールド回路１８は、アンプ１７の出力がコンデンサＣ１を介して入力されたＮＰＮ型トランジスタＴｒ１と、ＮＰＮ型トランジスタＴｒ１のエミッタに接続されたホールド用のコンデンサＣ２を有している。 - 特許庁

Separately from a parasitic diode D_1 of an NPN type BIP transistor Q_1, i (i is a natural number equal to or greater than 1) temperature characteristic controlling diodes D_31 to D_3i are connected to a collector of the NPN type BIP transistor Q_1.例文帳に追加

ＮＰＮ型ＢＩＰトランジスタＱ_１の寄生ダイオードＤ_１とは別に、ｉ個（ｉは１以上の自然数）の温度特性制御ダイオードＤ_３１〜Ｄ_３ｉをＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続する。 - 特許庁

In a semiconductor device provided with the NPN and PNP transistors on the same substrate, n^+ type buried layer 4 is formed on an NPN formation area forming the NPN transistor and an PNP formation area forming the PNP transistor, and a p^+ type buried layer is not formed.例文帳に追加

同一基板上にＮＰＮ及びＰＮＰトランジスタが備えられた半導体装置において、ＮＰＮトランジスタが形成されるＮＰＮ形成領域とＰＮＰトランジスタが形成されるＰＮＰ形成領域とにｎ^+型埋込み層４を形成し、ｐ^+型埋込み層は形成しない。 - 特許庁

An output transistor 46 is an NPN type bipolar transistor and voltage Vdc to be clamped is applied to a collector.例文帳に追加

出力トランジスタ４６は、ＮＰＮ型バイポーラトランジスタであり、コレクタにクランプ対象の電圧Ｖｄｃが印加される。 - 特許庁

In the silicon layer 4, an NPN transistor (composed of a p-type well region 6, an n+-type region 7, and a deep n+-type region 10) is formed.例文帳に追加

ｎ^- 型シリコン層４にはＮＰＮトランジスタ（ｐウェル領域６、ｎ^+ 型領域７、ディープｎ^+ 領域１０）が形成されている。 - 特許庁

Further, the semiconductor device has a NPN transistor 101 formed on the P type substrate 3, an N+ type buried region 4 provided right below the NPN transistor 101 and buried in the P type substrate 3, and a P+ type buried region 2 provided in the N+ type buried region 4.例文帳に追加

Ｐ型基板３上に形成されたＮＰＮトランジスタ１０１と、ＮＰＮトランジスタ１０１の直下に設けられるＰ型基板３に埋め込まれたＮ＋型埋込領域４と、Ｎ＋型埋込領域４の内部に設けられたＰ＋型埋込領域２とを備える。 - 特許庁

P type buried diffusion layers 2 are formed on an element isolation area of a P type Si substrate 1 and a division part area between a photodiode II and an NPN transistor I respectively, and an N type buried diffusion layer 3 is formed in an area of an NPN transistor I.例文帳に追加

Ｐ型Ｓｉ基板１の表層部の素子分離領域およびフォトダイオードＩＩとＮＰＮトランジスタＩとの分割部領域にＰ型埋め込み拡散層２をそれぞれ形成するとともに、ＮＰＮトランジスタＩの領域内にＮ型埋め込み拡散層３を形成する。 - 特許庁

The NPN transistor forms an N-type collector region 60 through diffusion in the island region 25, to form a collector layer.例文帳に追加

ＮＰＮトランジスタは、島領域２５にＮ型のコレクタ領域６０を拡散により形成して、コレクタ層とする。 - 特許庁