Register transfer languageとは 意味・読み方・使い方

To provide a behavioral synthesis apparatus that converts an algorithm specification described in a higher-order language to a hardware description language on a register transfer level, a method of controlling behavioral synthesis, a program for controlling behavioral synthesis, and a recording medium.例文帳に追加

本発明は、高位言語で記述されたアルゴリズム仕様からレジスタトランスファレベルのハードウェア記述言語への変換を行う動作合成装置、動作合成制御方法、動作合成制御プログラム及び記録媒体に関する。 - 特許庁

The hardware part described functions of a processor 10 by basic instruction processor description 2, exclusive instruction processor description 3 and flexible interface description 4 by using a high-level language and obtains RTL (register transfer language) description 5 and description 6 for simulation by compositing operations of the descriptions.例文帳に追加

ハードウエア部分は、高級言語を用いて、基本命令プロセッサ記述２と、専用命令プロセッサ記述３と、フレキシブルインタフェース記述４とでプロセッサ１０の機能を記述し、それを動作合成してＲＴＬ記述５とシミュレーション用記述６とを得る。 - 特許庁

Eventually, event-driven simulation can be made fast at the stage of a hardware description language in which a circuit of register transfer level is described.例文帳に追加

結果的に、レジスタ・トランスファー・レベルの回路を記述するハードウエア記述言語の段階で、イベントドリブン・シミュレーションを高速化することができる。 - 特許庁

A logic composition tool 20 generates a circuit diagram of new technology by using a circuit list where a circuit diagram is entered in a hardware description language of register transfer level and a technology library containing new technology.例文帳に追加

論理合成ツール２０は、回路図をレジスタトランスファレベルのハードウェア記述言語で記載した回路リストとし、新しいテクノロジを納めたテクノロジライブラリを用いて、新しいテクノロジの回路図を作成する。 - 特許庁

In a processing (ST1), RTL (Register Transfer Level) data 32 described by the RTL and expressing a plurality of registers is generated using a hardware description language to a design specification 31 of a semiconductor integrated circuit.例文帳に追加

処理（ＳＴ１）では、半導体集積回路の設計仕様３１に対してハードウェア記述言語を用いてＲＴＬ（Ｒｅｇｉｓｔｏｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）で記述され、複数のレジスタを表すＲＴＬデータ３２を生成する。 - 特許庁

In an information processor having a byte code accelerator BCA for converting a stack base intermediate language (byte code) into a register base instruction, between an instruction fetch part FET and a decoding part DEC, a selector SEL for the BCA and an instruction switch is disposed, and between the BCA and a register file REG_FILE, data transfer channels (P4, P5) are provided.例文帳に追加

スタックベースの中間言語（バイトコード）をレジスタベースの命令に変換するバイトコードアクセラレータＢＣＡを備える情報処理装置において、命令フェッチ部ＦＥＴとデコード部ＤＥＣの間にＢＣＡと命令切換のためのセレクタＳＥＬを配置し、ＢＣＡとレジスタファイルＲＥＧ＿ＦＩＬＥとの間にデータ転送経路（Ｐ４、Ｐ５）を設ける。 - 特許庁

In this information processor having a byte code accelerator BCA which converts an intermediate language (byte code) of stack base into an instruction of a register base, the BCA and a selector SEL for switching instructions are arranged between an instruction fetching part FET and a decoding part DEC and data transfer paths (P4, P5) are provided between the BCA and a register file REG_FILE.例文帳に追加

スタックベースの中間言語(バイトコード）をレジスタベースの命令に変換するバイトコードアクセラレータＢＣＡを備える情報処理装置において、命令フェッチ部ＦＥＴとデコード部ＤＥＣの間にＢＣＡと命令切換のためのセレクタＳＥＬを配置し、ＢＣＡとレジスタファイルＲＥＧ＿ＦＩＬＥとの間にデータ転送経路（Ｐ４、Ｐ５）を設ける。 - 特許庁