cache control registerとは 意味・読み方・使い方

In the image forming apparatus which operates to register character data in a character cache and creates drawing data using the character data held in the character cache, a single font cache region or a plurality of font cache regions 19 and 20 and control means 13 and 18 which control the registering of character data in the cache region in accordance with the kind of the character, are provided.例文帳に追加

文字キャッシュへの文字データの登録操作を行い、文字キャッシュに保持された文字データを用いて描画データを生成する画像形成装置において、ひとつのもしくは複数のフォントキャッシュ領域１９、２０と、文字の種類に応じたキャッシュ領域への登録管理を行う制御手段１３、１８とを有する。 - 特許庁

This system comprises a cache memory 8, a processor 30, a hit determination circuit 5, an interval timer 3, and a control register 4.例文帳に追加

キャッシュメモリー８と、プロセッサー３０と、ヒット判定回路５と、インターバルタイマー３と、制御レジスター４とから構成される。 - 特許庁

With the result of this discrimination and designation by a pre-fetching designation register 15, a cache control circuit 5 decides whether or not to perform pre-fetching.例文帳に追加

この判定結果と、プリフェッチ指定レジスタ１５の指定によりキャッシュ制御回路５はプリフェッチを行うか否かを決める。 - 特許庁

To improve the processing speed of an arithmetic processor equipped with a cache control part by prefetching data by using both a cache memory and a general register.例文帳に追加

キャッシュ制御部を備えた演算処理装置に於いて、キャッシュメモリ及び汎用レジスタの両方を使用してデータのプリフェッチを行えるようにすることにより、処理速度を向上させる。 - 特許庁

The thread control unit 9, through a context dedicated bus 12, saves data from a register file 1 to the context cache 8, and at the same time sends data of a new thread from the context cache 8 to the register file 1.例文帳に追加

スレッド制御ユニット９は、コンテキスト専用バス１２を経て、レジスタファイル１からコンテキストキャッシュ８へデータを退避すると同時に、コンテキストキャッシュ８からレジスタファイル１へ新しいスレッドのデータを送る。 - 特許庁

When switching processing to carry out, a processing switching control circuit 10 stores the cache use information of processing to be next carried out from the register group 12 into a first register 10a.例文帳に追加

処理切替え制御回路１０は、実行する処理を切替えるとき、次に実行する処理のキャッシュ使用情報をレジスタ群１２から第１のレジスタ１０ａに格納する。 - 特許庁

The cache storage 100 includes: an address range storage section 110 comprising a way limitation start address register 19 and a way limitation end address register 20; a way limitation determination section 21; a substitution way control section 17; and the like.例文帳に追加

キャッシュ記憶装置１００は、ウェイ制限開始アドレスレジスタ１９とウェイ制限終了アドレスレジスタ２０とからなるアドレス範囲格納部１１０と、ウェイ制限判定部２１、置換ウェイ制御部１７等を備えている。 - 特許庁

An ID field 12 is provided corresponding to a cache tag part 11, the block number of the blocked cache tag part 11 is set to the ID field 12, and a lock bit instructing locking or unlocking is set to a block lock control register 21 for each block number.例文帳に追加

この発明は、キャッシュタグ部１１に対応してＩＤフィールド１２を設け、ブロック化されたキャッシュタグ部１１のブロック番号をＩＤフィールド１２に設定し、ブロック番号毎にロック又はアンロックを指示するロックビットをブロックロック制御レジスタ２１に設定するように構成される。 - 特許庁