half adder circuitとは 意味・読み方・使い方

The output of the adder 3a and the output of the adder 3b are added by an adder 3c, and input to the half wave rectifying circuit 1e.例文帳に追加

加算器３ａの出力と加算器３ｂの出力とが加算器３ｃで加算され、半波整流回路１ｅに入力される。 - 特許庁

Input data X are branched to two, and one input data are input through the half wave rectifying circuit 1a to the adder 3a, and the other input data are input through the half wave rectifying circuit 1b to the adder 3a after the code is inverted.例文帳に追加

入力データＸは２つに分岐され、一方は半波整流回路１ａを介して加算器３ａに入力され、もう一方は符号を反転させた後に半波整流回路１ｂを介して加算器３ａに入力される。 - 特許庁

Meanwhile, the output of the adder 3a and the output of the half wave rectifying circuit 1e are added by the adder 3d, and the result is obtained as the output of the absolute value comparison circuit.例文帳に追加

一方、加算器３ａの出力と半波整流回路１ｅの出力とは加算器３ｄで加算され、結果が絶対値比較回路の出力となる。 - 特許庁

In the same way, input data Y are also branched to two, and one input data are input through the half wave rectifying circuit 1c to the adder 3b, and the other input data are input through the half wave rectifying 1d to the adder 3b after the code is inverted.例文帳に追加

同様に、入力データＹも２つに分岐され、一方は半波整流回路１ｃを介して加算器３ｂに入力され、もう一方は符号を反転させた後に半波整流回路１ｄを介して加算器３ｂに入力される。 - 特許庁

Each of the interpolation elements is composed of a half band pass filter and a polyphase filter serially connected thereto and in the polyphase filter, signals resulting from a delay element, a coefficient memory, a multiplexer, a multiplier and an adder circuit are processed in a rounding circuit and then outputted as an interpolated sample value.例文帳に追加

補完要素はハーフバンドパスフィルタとこれに直列に接続されたポリフェイズフィルタによって構成されこのポリフェイズフィルタは遅延要素、係数メモリ、マルチプレクサ、乗算器、加算回路から得た信号を丸め回路で処理された後補完されたサンプル値として出力される。 - 特許庁

When a control portion 11 receives an instruction to read out at a low resolution equivalent to a half of a high resolution from a resolution switch 12a, it controls in such a manner that the two outputs from the CCD pair 8a may be added by the adder 9a with no time lag to double the sub-scanning speed by the motor driving circuit 14.例文帳に追加

制御部１１は、解像度スイッチ１２ａより高解像度の１／２に相当する低解像度の指示を受け付けた場合、ＣＣＤ対８ａの２つの出力を加算器９ａにおいて時間差無しで加算するように制御し、モータ駆動回路１４によって副走査の速度を２倍にさせる。 - 特許庁