half shift registerとは 意味・読み方・使い方

The half-duplex mode is shifted to a transmission mode with a delay by the delay time of the shift register 28.例文帳に追加

半二重モードのときは、シフトレジスタ２８による遅延時間分だけ遅れて、送信モードに移る。 - 特許庁

The data in the second data bus is subjected to the shift-mask in a half-clock cycle by the shift-mask circuit 3, and written in the register or the memory 4 with a half-clock cycle.例文帳に追加

第２のデータバスのデータを、前記シフト・マスク回路３で半クロックサイクルでシフト・マスク処理して、前記レジスタ又はメモリ４に半クロックサイクルで書き込む。 - 特許庁

Data read from a register or a memory 4 is performed with a half-clock cycle, and the read data is subjected to the shift-mask in a half- clock cycle by a shift-mask circuit 3, and transmitted to a first data bus 1.例文帳に追加

レジスタ又はメモリ４のデータ読み出しを半クロックサイクルで行い、読み出したデータをシフト・マスク回路３で半クロックサイクルでシフト・マスク処理して第１のデータバス１に送る。 - 特許庁

Since a resistor circuit of each shift register 2 is shared by two adjacent pixels, the number of stages of the shift registers 2 can be reduced to a half as compared with a conventional display device, the circuit scale can be reduced and power consumption also can be reduced.例文帳に追加

隣接する２画素でシフトレジスタ２のレジスタ回路を共用するため、シフトレジスタ２の段数を従来に比べて半分に減らすことができ、回路規模を縮小できるとともに、消費電力の低減も図れる。 - 特許庁

Shift registers in the first half two systems/second half two systems make the Low level voltage of a transfer clock ϕ2B, at the final stage of a shift register in a CCD 101 outputting 4 channels, variable through a variable power supply 103 and corrects linearity by varying the output delay time.例文帳に追加

前半２系統／後半２系統のシフトレジスタによって４チャンネルの出力をするＣＣＤ１０１におけるシフトレジスタにおける最終段の転送クロックφ２ＢのLowレベル電圧を可変電源１０３で可変にし、出力遅延時間を変えて直線性を補正する。 - 特許庁

The selector 29 selects an output of the shift register 28 in a half-duplex mode or selects an output of the reception control circuit 23 in a full duplex mode.例文帳に追加

セレクタ２９は、半二重モードのとき、シフトレジスタ２８の出力を選択し、全二重モードのとき、受信制御回路２３の出力を選択する。 - 特許庁

Pixel data of a VGA signal are shifted by a shift register 10 synchronously with a clock CLK1, and the pixel data by one line stored in the shift register 10 are loaded to a parallel serial converter 11 synchronously with a clock whose frequency is a half of the horizontal scanning frequency of the VGA signal and equal to a horizontal scanning frequency of the VGA signal and read synchronously with a clock CLK2.例文帳に追加

ＶＧＡ信号のピクセルデータがクロックＣＬＫ１に同期してシフトレジスタ１０でシフトされ、そのシフトレジスタ１０に格納された１ライン分のピクセルデータが、ＶＧＡ信号の水平走査周波数の１／２倍の、テレビ映像信号の水平走査周波数と等しいクロックに同期してパラレルーシリアル変換器１１にロードされてＣＬＫ２に同期して読み出し出力する。 - 特許庁