prefetch registerとは 意味・読み方・使い方

A plurality of address values are stored in a prefetch address queue 25 based on past memory access and, when a request address from a processor unit in a request address register 21 is accorded with the address value, a prefetch address formed by adding a block size to the request address is output to a secondary cache as the prefetch request.例文帳に追加

プリフェッチアドレスキュー２５に、過去のメモリアクセスに基く複数のアドレス値を記憶しておき、リクエストアドレスレジスタ２１内のプロセッサユニットからの要求アドレスが、このアドレス値と一致した場合、要求アドレスにブロックサイズを加えたプリフェッチアドレスをプリフェッチ要求として二次キャッシュに出力する。 - 特許庁

For the access control over the external memory, the PCI controllers have a register field indicating whether the memory controller is made to prefetch read data and further have a register field indicating the fetch size (burst length) of the read data by the memory controller.例文帳に追加

外部メモリのアクセス制御においてＰＣＩコントローラがメモリコントローラにリードデータをプリフェッチさせるか否か指示するレジスタフィールド、メモリコントローラによるリードデータのフェッチサイズ（バースト長）を指示するレジスタフィールドを持つ。 - 特許庁

The moving image processor is provided with an address generation circuit 40 for a decode processing part 33, an address generation circuit 41 for a decode processing part 34, an address generation circuit 42 for a prefetch memory update control part 36, and a used/unused flag register 44 showing whether each of the memories 38_0 to 38_3 is accessed or not.例文帳に追加

復号処理部３３用のアドレス生成回路４０、復号処理部３４用のアドレス生成回路４１、プリフェッチメモリ更新制御部３６用のアドレス生成回路４２、メモリ３８＿０〜３８＿３の各々がアクセスされているか否かを示す使用／未使用フラグレジスタ４４を設ける。 - 特許庁

By referring to the used/unused flag register 44, an arbitration circuit 43 allows a plurality of parallel memory accesses on condition that no collision occurs between accesses to the same memory in the memory 38_0 to 38_3 by the decode processing part 33, the decode processing part 34, and the prefetch memory update control part 36.例文帳に追加

調停回路４３は、使用／未使用フラグレジスタ４４を参照することにより、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６によるメモリ３８＿０〜３８＿３内の同一メモリに対するアクセスが衝突しない限り、複数の並列的なメモリアクセスを可能とする。 - 特許庁

This method comprises a processor 1; a cache memory 11 arranged therein; a processing execution part 2 contained in the processor 1 and comprising a command decoding part/issuing part 5 a register file 6, a prefetch execution control part 7, an external memory control part 8, a cache memory control part 9 and a data processing part 12; and an external memory 10 arranged out of the processor 1.例文帳に追加

プロセッサー１と、内部に配置されたキャッシュメモリー１１と、プロセッサー１に内蔵され、命令解読部／発行部５、レジスターファイル６、プリフェッチ実行制御部７、外部メモリー制御部８、キャッシュメモリー制御部９及びデータ処理部１２からなる処理実行部２と、及びプロセッサー１の外部に配置された外部メモリー１０とで構成する。 - 特許庁