punch through effectとは 意味・読み方・使い方

To prevent punch-through effect between elements, the p+ type punch-through preventing region 6 is also formed directly under an insulation separation layer 10.例文帳に追加

また、ｐ^＋ 型パンチスルー防止領域６は、素子間のパンチスルー防止のため、絶縁分離層１０の直下にも形成される。 - 特許庁

To provide a semiconductor device in which punch-through resistance is enhanced by suppressing short-channel effect and a fabrication method thereof.例文帳に追加

短チャネル効果を抑制し、パンチスルー耐圧の高い半導体装置及びその製造方法を提供する。 - 特許庁

To provide a metal oxide film semiconductor manufacturing method for increasing the effective gate length, and canceling problems such as short channel effect and a punch-through current.例文帳に追加

有効ゲート長を増大し短チャネル効果やパンチスルー電流の問題を解消できる金属酸化膜半導体製造方法を提供する。 - 特許庁

To control punch through that occurs at the lower part of Fin in a Fin-type MISFET (Metal Insulator Semiconductor Field Effect Transistor).例文帳に追加

本発明は、Ｆｉｎ型ＭＩＳＦＥＴにおいて、Ｆｉｎの下部で生じるパンチスルーを抑制できるようにする。 - 特許庁

The MOS field effect transistor having electric field relaxation layers 107A and 107B and a punch-through stopper layer 108 in gate-overlap structure symmetrically with the gate electrode 103 is provided with a P-type layer 110 of an opposite conductivity type from the N-type punch-through stopper layer 108 on a surface of the punch-through stopper layer 108 to have no rise in threshold voltage.例文帳に追加

ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。 - 特許庁

To provide a pressing device which enables highly accurate punching work and bending work without being affected by physical effect of a pressure transmission part through elimination of action behavior and thermal effect of the pressure transmission part for transmitting pressure to a punch.例文帳に追加

パンチに圧力を伝達する圧力伝達部の動作挙動や熱影響を排除することで、圧力伝達部の物理的な影響を受けることなく、高精度の打抜加工および曲げ加工できるプレス装置を提供する。 - 特許庁

To provide a dual gate CMOS semiconductor device, wherein the boron punch-through of a PMOS element and a short channel effect of an NMOS element are suppressed.例文帳に追加

ＰＭＯＳ型素子のボロン突抜けおよびＮＭＯＳ型素子の短チャネル効果を抑制することができる、デュアルゲートＣＭＯＳ型半導体装置を提供する。 - 特許庁