排他的論理和素子の英語

集積回路素子に関して特に有用な、レイアウトの面積効率のよい、高スピードの、動的な複数入力の排他的論理和（ＸＯＲ）および排他的否論理和（ＸＮＯＲ）の論理ゲート回路設計を提供する。例文帳に追加

To provide a high-speed and layout area-effective OR gate circuit designs for exclusive OR (XOR) and exclusive Non-OR (XNOR) for dynamic multiple entries specifically useful for an integrated circuit element. - 特許庁

各メモリセルＤ0〜Ｄ7の出力端と各排他的論理和素子Ｅo0〜Ｅo7の一方の入力端とが接続され、極性保持セルＤcの出力端と各排他的論理和素子Ｅo0〜Ｅo7の他方の入力端とが接続されている。例文帳に追加

An output end of each memory cell D0-D7 and one side of each exclusive OR element Eo0-Eo7 are connected, an output end of a polarity holding cell Dc and the other side of an input end of each exclusive OR element Eo0-Eo7 are connected. - 特許庁

レジスタ３０の値が「1」になると、論理積素子３２〜３８は、レジスタ１４〜２２からの除数Bの値を出力し、排他的論理和素子４０〜４６において減算が実行される。例文帳に追加

When the value of the register 30 becomes '1', AND elements 32 to 38 output the values of a divisor B from registers 14 to 22 and subtraction is executed in exclusive-ORs 40 to 46. - 特許庁

レジスタ３０の値が「１」になると、論理積素子３２〜３８は、レジスタ１４〜２２からの除数Ｂの値を出力し、排他的論理和素子４０〜４６において減算が実行される。例文帳に追加

When the value of the register 30 is "1", AND elements 32-38 output the value of a divisor (B) from registers 14-22; and subtraction is executed in EXCLUSIVE OR elements 40-46. - 特許庁

排他的論理和演算回路９は、第１の方向の誤り訂正によって検出された誤り量と、記憶素子１１に格納されたデータを用いて第１の誤り検査結果を算出する。例文帳に追加

An exclusive OR arithmetic circuit 9 uses an error quantity detected by the error correction in the 1st direction and data stored in a storage element 11 to calculate a 1st error check result. - 特許庁

このうち出力回路１７は、後述する判定回路１５内の排他的論理和回路１６の出力側にベースが接続されたトランジスタＴｒ３と、このトランジスタＴｒ３のエミッタに接続されて、トランジスタＴｒ３のオン動作により発光する発光素子Ｄとから構成されている。例文帳に追加

The output circuit 17 is constituted of a transistor Tr3 of which the base is connected to the output side of an exclusive OR circuit 16 in the determining circuit 15 and a light emitting element D which emits light by the ON operation of the transistor Tr3. - 特許庁