被乗数の英語

更に、モンゴメリ乗算の演算結果と除数との比較結果に基づき、第１の被乗数レジスタの値と第２の被乗数レジスタの値のうちのいずれか一方の値を演算器に出力するセレクタを有する。例文帳に追加

Further, the remainder calculating apparatus has a selector that outputs either one of a value of the first multiplicand register and a value of the second multiplicand register to the calculator based on a comparison result between the calculation result of the Montgomery multiplication and the divisor. - 特許庁

さらに、乗数と被乗数との１または０の個数を調べて、１または０の少ない方を乗数に設定し、かつ乗算結果のデータ補正が少なくなるように被乗数を設定して乗算の高速化を実現する。例文帳に追加

Further, the numbers of '1's or '0's of the multiplier and multiplicand are checked, the multiplier or multiplicand having less '0's is set as a multiplier, and a multiplicand is so set that data corrections of the multiplication result are less, thereby making the multiplication fast. - 特許庁

入力値生成部は所定のデコード単位ごとに被乗数データおよび乗数データを区切って、区切られた被乗数データおよび乗数データの複数の部分乗算結果を、区切られた被乗数データおよび乗数データよりも広いデータ幅を有する固定値から所定ビット数だけ異なる値を示すデコードデータとして生成する。例文帳に追加

An input value generation unit generates a plurality of partial multiplication results of divided multiplicand data and multiplier data obtained by dividing multiplicand data and multiplier data for each predetermined decode unit as decode data that indicates a value being different from a fixed value which has a wider data width than the divided multiplicand data and the multiplier data by a predetermined number of bits. - 特許庁

乗算アレイ１２は、ブースエンコーダー１１の出力であるエンコードされた乗数Ｙと被乗数Ｘを入力し、部分積を算出する。例文帳に追加

A multiplication array 12 inputs encoded multiplier Y and multiplicand X outputted from a booth encoder 11 and calculates a partial product. - 特許庁

乗算累算モデュール(300)は乗算累算コア(320)、乗算器レジスタ(302)、被乗数レジスタ(306)および結果レジスタ(318)を含む。例文帳に追加

The multiplication/accumulation module (300) includes a multiplication/application core (320), a multiplier register (302), a multiplicand register (306) and a result register (318). - 特許庁

タスキ掛け演算が必要となる場合、ＲＩＳＣプロセッサ１０はコプロセッサ１２のレジスタ３４、３６に被乗数及び乗数をロードする。例文帳に追加

When the cross operation is required, the RISC processor 10 loads a multiplicand and a multiplier to registers 34 and 36 of the coprocessor 12. - 特許庁

ｍビット（ｍは正の整数）の部分積部７は乗数シフトレジスタ４のＬＳＢとｍビットの被乗数の各ビットとを論理積する。例文帳に追加

An m-bit (m: positive integer) partial product part 7 ANDs the LSB of the multiplier shift register 4 and the respective bits of an m-bit multiplicand. - 特許庁

本発明によれば、被乗数をキャッシュルックアップビット（ＣＬＢ）とテーブルルックアップビット（ＴＬＢ）とに分割する。例文帳に追加

A multiplier circuit 306 performs an operation about a multiplicand 302 and a multiplier 304. - 特許庁