論理積素子の英語

スイッチング素子、スイッチング素子の動作方法、スイッチング素子の製造方法、書き換え可能な論理集積回路およびメモリ素子例文帳に追加

SWITCHING ELEMENT, METHOD OF OPERATING SWITCHING ELEMENT, METHOD OF MANUFACTURING SWITCHING ELEMENT, REWRITABLE LOGIC INTEGRATED CIRCUIT, AND MEMORY ELEMENT - 特許庁

赤外線受光素子４６Ｌ及び４６Ｈの各出力信号の論理積をとる論理積回路ＡＮＤ１が設けられている。例文帳に追加

An AND circuit AND1 is provided to get AND of output signals from infrared photodetectors 46L and 46H. - 特許庁

赤外線受光素子４６Ｃ及び４６Ｈの各出力信号の論理積をとる論理積回路ＡＮＤ２、並びに赤外線受光素子４６Ｒ及び４６Ｈの各出力信号の論理積をとる論理積回路ＡＮＤ３についても、同様の動作が行われる。例文帳に追加

The same action is done with the AND circuit AND 2for getting AND of output signals from the infrared photodetector 46C and 46H and the AND circuit AND3 for getting AND of output signals from the infrared photodetectors 46R and 46H. - 特許庁

論理集積回路２は、選択端子４と、バスホールド回路１０２の出力端子１１８とデータ入力端子１１６との間に介在するスイッチ素子６とを備え、スイッチ素子６は選択端子４に入力される信号の論理レベルが論理”１”のときオン、論理”０”のオフとなる。例文帳に追加

The logical integrated circuit 2 is provided with a selection terminal and a switch element 6 interposed between the output terminal 118 of the bus holding circuit 102 and the data input terminal 116 and the switch element 6 is turned ON when the logical level of the signals inputted to the selection terminal 4 is the logic '1' and is turned OFF when it is the logic '0'. - 特許庁

集積回路素子に関して特に有用な、レイアウトの面積効率のよい、高スピードの、動的な複数入力の排他的論理和（ＸＯＲ）および排他的否論理和（ＸＮＯＲ）の論理ゲート回路設計を提供する。例文帳に追加

To provide a high-speed and layout area-effective OR gate circuit designs for exclusive OR (XOR) and exclusive Non-OR (XNOR) for dynamic multiple entries specifically useful for an integrated circuit element. - 特許庁

放射線検出器１１で検出された信号を処理する複数の機能に対応してそれぞれ複数の高集積論理素子を有した信号処理ユニット１２を設け、機能毎に高集積論理素子を分割する。例文帳に追加

A signal processing unit 12 which has high-integration logic elements corresponding to functions of processing signals detected by a radiation detector 11 is provided, and the high-integration logic elements are divided according to every function. - 特許庁

一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。例文帳に追加

In one implementation, the methods include stacking an I/O die including I/O elements and excluding a logic element. - 特許庁

半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、前記第１論理素子と前記第２論理素子間のタイミング解析をおこない（Ｓ０２）、信号伝播遅延時間が所定の基準値を満たすか否かを判定する（Ｓ０３、Ｓ０４）。例文帳に追加

For signal wiring formed on each different wiring layer in order to interconnect a first logic element and a second logic element arranged on a semiconductor integrated circuit and interconnected through vias, timing analysis is performed between the first logic element and the second logic element (S02), an a decision is made whether a signal propagation delay time satisfies a specified reference value or not (S03, S04). - 特許庁