「レイアウトセル」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

自動配置で得られたレイアウトにおいて配線混雑の可能性を判断し、配線混雑の可能性があるときにレイアウトセルライブラリに登録のピン配置の異なる別のレイアウトセルに置き換える。例文帳に追加

The possibility of wiring congestion is determined in the layout obtained by automatic arrangement, and when there is any possibility of wiring congestion, the layout cells are replaced with the other layout cells with different pin arrangement registered in the layout cell library. - 特許庁

自動配置で得られたレイアウトにおいて内部接続の可能性を判断し、内部接続の可能性があるときにレイアウトセルライブラリに登録の内部接続型レイアウトセルに置き換える。例文帳に追加

The possibility of the internal connection is determined in the layout obtained by automatic arrangement, and when there is any possibility of internal connection, the layout cells are replaced with the internal connection type layout cells registered in the layout cell library. - 特許庁

自動配線部１１では、配置後レイアウト記憶部１０に記憶されたレイアウトセル間の配線が実行される。例文帳に追加

The wiring of the layout cells arranged and stored in a layout storing part 10 is executed by an automatic wiring part 11. - 特許庁

また、複数の上層配線パターン４０ａ，４０ｂ，４０ｃ，４０ｄのそれぞれを経由するメモリ回路１０または緩和レイアウトセル回路１からの出力信号を選択的に抽出するための選択回路４３を、備えている。例文帳に追加

Furthermore, a selection circuit 43 is equipped for selectively extracting the output signal from the memory circuit 10 detouring a plurality of respective upper layer wiring patterns 40a, 40b, 40c, 40d or the mitigation layout cell circuit 1. - 特許庁

メモリ回路１０のレイアウトルールよりも緩和されたレイアウトルールにより作成されており、少なくともバッファ１３を有する緩和レイアウトセル回路１を備えている。例文帳に追加

The device is manufactured by a layout rule that is more relaxed than that of the memory circuit 10 and is equipped with a mitigation layout cell circuit 1, having at least a buffer 13. - 特許庁

また、多層配線構造の上層側にメモリ回路１０または緩和レイアウトセル回路１からの出力信号を伝搬するための複数の上層配線パターン４０ａ，４０ｂ，４０ｃ，４０ｄが形成されている。例文帳に追加

Furthermore, a plurality of upper layer wiring patterns 40a, 40b, 40c, 40d are formed for propagating the output signal from the memory circuit 10 or the mitigation layout cell circuit 1 to the upper layer side of the multilayers wiring structure. - 特許庁

自動配置部９では、回路接続情報記憶部６に記憶される設計制約を含む回路接続情報に基づきレイアウトセルの配置が実行される。例文帳に追加

The arrangement of layout cells is executed based on the circuit connection information including the design constraint stored in the circuit connection information storing part 6 by an automatic arranging part 9. - 特許庁