「書込みイネーブル」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

応答信号ACKが書込み制御停止を通知する内容である場合、ライトイネーブル信号WEの出力が停止される。例文帳に追加

When a response signal ACK is contents to notify write control stop, the output of the write enable signal WE is stopped. - 特許庁

書込み保護回路は、第１制御信号に応答してイネーブルされるか、またはディセーブルされ、イネーブルされる時、ローアドレス信号、第２ストローブ信号、及び第２制御信号に応答してマスキング制御信号を出力する。例文帳に追加

The write protection circuit is enabled or disabled responding to a first control signal, and when enabled, it outputs a masking control signal responding to a row address signal, a second strobe signal, and a second control signal. - 特許庁

後置書込みバッファ１２は、アドレス・バッファ２７，データ・バッファ２９，第１のクロック・タイミング信号，第２のクロック・タイミング信号，アドレス・デコーダ２４，書込みイネーブル回路３１で構成される。例文帳に追加

A post-write buffer 12 is composed of an address buffer 27, a data buffer 29, first and second clock timing signals, an address decoder 24 and a write enable circuit 31. - 特許庁

書込みイネーブル信号ＤＷは、図８(a)に示すように、最後のサブフィールドＳＦ４の書込み期間Ｔｒが終了した後にＨレベル（書込み許可状態）になるから、現サブフィールドおよび次のサブフィールドの何れにも悪影響を与えることなく階調データを更新することができる。例文帳に追加

Since the write-enable signal DW becomes H-level (write-enable state) as shown in Fig. 8 (a) after the write period Tr of the final sub-field SF4 has ended, the gradation data can be updated without influencing any of the present sub-field and the next sub-field. - 特許庁

書込みイネーブル回路３１は、２つのクロック信号を同期させて、宛先レジスタがいつデータ・バッファ２９からデータを受けることが可能になるかを決定する。例文帳に追加

The write enable circuit 31 synchronizes two clock signals and determines when the destination register can receive the data from the data buffer 29. - 特許庁

二重サンプリング除外回路は更に、デュアルポートＲＡＭといったメモリエレメントへの書込みイネーブルラインをディアサートすることによってより大きいインクリメントの一部として既に計数されているコードを「除外」する。例文帳に追加

The duplicate sample removal circuit also "removes" those codes that have already been counted as part of a larger increment by de-asserting a write enable line to a memory element such as a dual port RAM. - 特許庁

１次セキュリティ・セクション２１４の内容は、保護レジスタのビット７（ブロックプロテクト）がイネーブル（ゼロにセット）されると、読取り不可で書込み不可にされる。例文帳に追加

When the bit 7 (block protection) of the protective register is enabled (set to zero), the contents of a primary security section 214 made non-readable and non-writable. - 特許庁

シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御するシリアル出力パターンを書込み可能なメモリ（４２）に展開し、メモリ（４２）をインクリメントして、シリアル出力パターンを順次出力し、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御する。例文帳に追加

Serial output patterns for controlling the timing of serial enabling, serial clocks and serial data which are necessary for the serial interface are developed in a writable memory (42), the contents of the memory (42) are increased and the serial output patterns are successively outputted to control the timing of the serial enabling, the serial clocks and the serial data which are necessary for the serial interface. - 特許庁

このようにして、アドレス・バスおよびデータ・バス上にアドレスおよびデータがそれぞれ用意されると、次にチップ・セレクト信号、次に書込み信号の順にイネーブルされ、その結果、対応するメモリのアドレスに、データ・バス上のデータが書き込まれる。例文帳に追加

Accordingly, when the address and data are prepared on an address bus and a data bus, a chip-select signal and next a write signal are enabled, and as a result, the data on the data bus are written in the address of the corresponding memory. - 特許庁

ゲートドライバ５Ａ〜５Ｎそれぞれへのイネーブル信号（ＶＯＥ）を独立して制御し、ゲートドライバ５Ａに対して、１フレーム期間内の任意のタイミングに黒信号書込みのためのスタートパルス（ＶＳＰ）入力を行い、１フレーム期間内に黒画像を挿入する。例文帳に追加

An enable signal (VOE) to each of gate drivers 5A-5N is independently controlled, and a start pulse (VSP) input to write a black signal is performed at an arbitrary timing within one frame period with respect to the gate driver 5A to insert a black image within one frame period. - 特許庁

メモリ・セル電圧（Ｖｃｅｌｌ）と論理回路電圧（Ｖｄｄ）が許容可能な動作範囲内にないときにメモリ・セルへのアクセスをイネーブルするワード線信号をアサートすることを禁止することにより、メモリ・セル電圧と論理回路電圧との間の相対的な変動から生じる不安定性と書込み性問題を減少させる。例文帳に追加

Instability and writability problems arising from relative variations between memory cell voltage and logic voltage are reduced by inhibiting assertion of word line signals that enable accesses to the memory cells when the memory cell voltage (Vcell) and the logic circuit voltage (Vdd) are not within an acceptable operating range. - 特許庁

二重化書込み回路１０６は、ＣＰＵ１０１からの二重化信号（イネーブル信号）に基づいて、第１の不揮発メモリ１０２と第２の不揮発性メモリ素子１０３を同時に選択し、第１の不揮発メモリ１０２へデータを書込むときに、第２の不揮発性メモリ素子１０３へ二重化したデータを書込む。例文帳に追加

A duplexing write-in circuit 106 simultaneously selects the first non-volatile memory 102 and the second non-volatile memory 103 based on a duplexing signal (enable signal) from a CPU 101, and writes the duplexed data in the second non-volatile memory element 103 when writing the data in the first non-volatile memory 102. - 特許庁