「Clock In」に関連した英語例文の一覧と使い方(166ページ目) - Weblio英語例文検索

In this PLL circuit for generating a clock signal based on an EFM signal supplied to a phase comparator 11, an open loop transfer function is constituted variably by using variable capacity diodes VC1, VC2 as a loop filter 13, and the variable capacity diodes VC1, VC2 can be used by changing the capacity thereof in jitter measurement of the optical disk having a different jitter specification.例文帳に追加

位相比較器１１に供給されるＥＦＭ信号に基づいてクロック信号を生成するＰＬＬ回路であり、ループフィルタ１３に可変容量ダイオードＶＣ１、ＶＣ２を使用することによって、開ループ伝達関数を変更可能に構成し、ジッタ規格の異なる光ディスクのジッタ計測において上記可変容量ダイオードＶＣ１、ＶＣ２の容量を可変して使用することができる。 - 特許庁

The three digital delay devices among the digital delay devices receive three convolutional bits in a stream according to a parallel system for each clock period, the digital delay devices receive provides at least six bits relating to a present bit, each of the digital gates receives a prescribed number of digital bits from the delay devices and outputs a bit symbol indicating bits in the parallel system.例文帳に追加

複数のディジタル遅延デバイスの３つのディジタル遅延デバイスは、各クロック期間においてパラレル方式でストリームにおける３つの畳込みビットを受取り、複数のディジタル遅延デバイスは現ビットに関係する少なくとも６つのビットを与え、複数のディジタル・ゲートの各々は一定の数のディジタル・ビットを前記遅延デバイスから受取り、パラレル方式においてビットを表示するビット・シンボルを出力する。 - 特許庁

Quantized data I and Q obtained by applying frequency conversion to an input modulated wave into a base band are obtained from output terminals 106 and 107 by using a sampling frequency equal to a center frequency of the input modulated wave (in) and performing a sampling operation with clock signals 104 and 105 having 90° phase difference from each other in two AD converters 102 and 103.例文帳に追加

入力変調波ｉｎの中心周波数に等しいサンプリング周波数を用い、２つのＡＤ変換器１０２，１０３にて互いに９０度の位相差を有するクロック信号１０４，１０５でサンプリング動作させることにより、入力変調波がベースバンド帯域へ周波数変換された量子化データＩおよびＱを出力端子１０６，１０７から得る。 - 特許庁

To solve such problem that reproduced sounds of high tone quality and high fidelity are unable to obtain due to the deterioration of resolution and localization of the sound is not obtained, and the dissatisfaction in the presence due to the unnatural sound is generated, by realizing a reference frequency generator for clock generator, which is excellent in a jitter and wander as a reference oscillator for digital audio and also excellent as the music use.例文帳に追加

デジタルオーディオ用基準発振器として、ジッタ及びワンダともに優れ、且つ音楽用として優れたクロックジェネレータ用基準周波数発生器を実現する事により、音の分解能劣化及び定位性劣化などによる高音質及び高忠実度な再生音が得られず、不自然な音による臨場感に不満が発生する問題を解決することを目的とする。 - 特許庁

During the course in which the detection temperature of a thermistor TH1 rises upto a first temperature T1, the current from a differential amplifier 42 to an action point "a" decreases gradually and an error voltage Ve increases gradually, and a clock signal in which an On duty increases gradually is outputted from a PWM comparator 40 to an NMOS transistor 34 and, a forward current supplied to an LED 32 increases linearly.例文帳に追加

サーミスタＴＨ１の検出温度が第１の温度Ｔ１まで上昇する過程では、差動増幅器４２から作用点ａへの電流が順次減少し、誤差電圧Ｖｅが順次高くなり、ＰＷＭコンパレータ４０からＮＭＯＳトランジスタ３４に対して、オンデューティが順次大きくなるクロック信号が出力され、ＬＥＤ３２に供給されるフォワード電流がリニアに増加する。 - 特許庁

In driving a simple matrix liquid crystal display in which each output line of a liquid crystal driver for scanning line is successively continuously connected to each electrode on the scanning line side of the liquid crystal display panel; a short-spaced pulse signal, which is capable of operating the internal shift register of the liquid crystal driver, is impressed to a scan shift clock signal inputting the liquid crystal driver for scanning line.例文帳に追加

走査線用の液晶ドライバの各出力線が液晶表示パネルの走査線側の各電極と順次連続的に接続された単純マトリクス型の液晶表示器を駆動する場合において、上記走査線用の液晶ドライバに入力するスキャンシフトクロック信号に該液晶ドライバの内部シフトレジスタの動作可能な短い間隔のパルス信号を付加する。 - 特許庁

When data of one stage are inserted into an arbitrary position of a data column held in a shift register in order, the direct input terminal, to which a shift register unit corresponding to an inserted position is to be inserted, is selected, and control is performed so that a shift clock is applied to a shift register unit corresponding to the inserted position and continuous shift register units of the post-stage.例文帳に追加

シフトレジスタに順に保持されたデータ列の任意の位置に１段分のデータを挿入する場合であれば、挿入位置に対応するシフトレジスタユニットの入力を挿入すべきデータが印加された前記直接入力端子を選択し、前記挿入位置に対応するシフトレジスタユニット及び後段の連続するシフトレジスタユニットにシフトクロックを印加するように制御する。 - 特許庁

Relating to a synchronous memory device inputting an address and a command synchronizing with a clock and the prescribed strobe signal and a memory module 10 incorporating it, the device is characterized by that recording means 40, 80 recording address signals of the prescribed cycles and a command signal are provided in a memory device or on a memory module and these signals of the prescribed cycles are always recorded and held in a recording means.例文帳に追加

クロックや所定のストローブ信号に同期してアドレスやコマンドを入力する同期型メモリデバイスMD及びそれを搭載するメモリモジュール１０において、メモリデバイス内に又はメモリモジュール上に、所定サイクル分のアドレス信号やコマンド信号を記録する記録手段４０，８０を設け、所定サイクル分のそれらの信号を常に記録手段内に記録して保持することを特徴とする。 - 特許庁

A CPU 90 sets a target value of an output voltage of the transformation section 82 in accordance with the setting information input from a setting information acquisition circuit 98, outputs a first on/off signal and a second on/off signal to each of the switches 78, 80 in accordance with the set target value, and sets the pulse width of a driving clock output from the pulse width modulation section 96.例文帳に追加

ＣＰＵ９０は、設定情報取得回路９８から入力される設定情報に応じて、変圧部８２の出力電圧の目標値を設定し、設定した目標値に応じて、第１のオン／オフ信号及び第２のオン／オフ信号をスイッチ７８，８０に対してそれぞれ出力するとともに、パルス幅変調部９６が出力する駆動クロックのパルス幅を設定する。 - 特許庁

The node 20 includes: an update means 25 where information included in a slot corresponding to a node which receives optical signals is not checked and the information is updated to information which indicates the existence of optical signals; and a determination means 26 for operating in the same clock cycle as information update executed by the update means 25 and determining whether or not to transmit optical signals based on the information.例文帳に追加

ノード２０は、光信号を受信するノードに対応したスロットに含まれる情報を確認することなく、当該情報を、光信号が存在することを示す情報に更新する更新手段２５と、更新手段２５が実行する情報の更新と同じクロック・サイクルで動作し、当該情報から光信号を送信するかを判断する判断手段２６とを含む。 - 特許庁

To provide distance measuring equipment capable of shortening the time for output of sensor data and speeding up ranging by imparting clock pulses of a period shorter than that in outputting the sensor data effective (necessary) for the unnecessary sensor data among pieces of the sensor data outputted from an AF sensor of a passive type in ranging by using the AF sensor.例文帳に追加

パッシブ方式のＡＦセンサを使用した測距において、ＡＦセンサから出力されるセンサデータのうち、不要なセンサデータに対しては有効（必要）なセンサデータの出力時に比べて短い周期のクロックパルスを与えてＡＦセンサから出力させることにより、センサデータの出力時間を短縮することができ、測距の迅速化を図ることができる測距装置を提供する。 - 特許庁

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.例文帳に追加

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁

In a start-stop synchronization system serial communication mode, a signal showing the kind of communication data communicated from the interchangeable lens to the camera and a signal allowing the camera to refuse reception of the communication data communicated from the interchangeable lens to the camera are communicated to one signal line, which is not used, out of three signal lines used in a clock synchronization system serial communication mode.例文帳に追加

調歩同期式のシリアル通信モードにおいて、クロック同期式のシリアル通信モードで使用する３つの信号線のうち使用していない１つの信号線に対して、交換レンズからカメラへ通信される通信データの種類を表す信号、及び、交換レンズからカメラへ通信される通信データの受信をカメラが拒否する信号が通信される構成とした。 - 特許庁

In the digital/analog converter circuit, a PDM(Pulse Duration Modulation) conversion is applied to waveform generating data being data resulting from excluding LSB data of input data from the input data and an amplitude or a high level width of a PDM conversion data output is replaced with a prescribed median only for one clock period in high level periods of a PDM conversion data output period corresponding to the PDM converted resolution.例文帳に追加

入力データからこの入力データのＬＳＢデータを除いたデータである波形生成用データをＰＤＭ変換し、ＰＤＭ変換された分解能分のＰＤＭ変換データ出力の周期期間中のハイレベル期間のうち、１クロック期間分のみ、ＰＤＭ変換データ出力の振幅またはハイレベル幅を所定の中間値とに切り換えるデジタル・アナログ変換回路。 - 特許庁

Founded in 1925 as a subcontractor for a major watchmaker with a base located in the Suwa region, it managed the assembly and processing work for watch components such as clock faces. However, it has utilized the delicate cutting technology cultivated through this work, and now develops and manufactures its own products. It has expanded its client base, and receives orders for the manufacture of trial products from customers including researchers from universities and other companies.例文帳に追加

1925年に創業し、諏訪地方に拠点を置く大手時計メーカーの下請として、時計の文字盤等の部品の組立や加工の事業を営んでいたが、そうした事業を通じて培った微細な切削の技術を活かし、現在では、自社製品の開発・製造や、大学や企業の研究者等から試作品の製作を受注するなど、取引先を広げている。 - 経済産業省

When Onmyoryo was first set up, as hogi's duties only consisted of seizen, chiso (something like the present 'Feng Shui'), astronomy, astrology, calendar-making, judging lucky and unlucky days and the clock, they exclusively worked to observe astronomy, to manage the calendar and clock and to make predictions on good and bad luck concerning events using logical analyses based on inyo gogyo, while never performing religious ceremonies or magic rituals like jingikan or monks, they played a key role in selecting lucky days when building or reconstruction work was required at the Imperial Court and performed divinations for lucky and unlucky properties/directions for relocating the capital. 例文帳に追加

陰陽寮成立当初の方技は、純粋に占筮、地相（現在で言う「風水」的なもの）、天体観測、占星術、暦の作成、吉日凶日の判断、漏刻のみを職掌としていたため、もっぱら天文観測・暦時の管理・事の吉凶を陰陽五行に基づく理論的な分析によって予言するだけであって、神祇官や僧侶のような宗教的な儀礼や呪術は全く行わなかったが、朝廷において営繕を行う際の吉日選定や、土地・方角などの吉凶を占うことで遷都の際などに重要な役割を果たした。 - Wikipedia日英京都関連文書対訳コーパス

Time of the documents is certified by receiving and storing by the information equipment from the time certification server time certification data enabling to certify that the present time set in a clock device of the information equipment is correctly set and by adding the time certification data to the document prepared on the information equipment by a user of the information equipment.例文帳に追加

情報機器の時計装置に設定された現在時刻が正しく設定されていることを証明できる時刻証明データを時刻証明サーバから情報機器が受信、記憶し、情報機器の使用者が前記情報機器上で作成した文書に時刻証明データを追加することで、文書の時刻証明を行う。 - 特許庁

The camera module 16 sends out the image-processed data one after another as image data for each pixel to the controller 12 over a camera data bus according to a clock 18 of 22.5 MHz fed from the controller 12, and an LCD display 13 displays one frame of image data sent out in an Idle + TX slot section.例文帳に追加

画像処理されたデータは、制御部１２から供給される２２．５ＭＨｚのクロック１８により１ピクセル単位の画像データとして、カメラデータバスを介してカメラモジュール１６から制御部１２に順次送出され、Ｉｄｌｅ＋ＴＸスロット区間で１フレーム分の画像データが送出されてＬＣＤ表示部１３に表示される。 - 特許庁

To provide a signal transmitting device, transmitter, and receiver, capable of simplifying circuit configuration in comparison with a type which performs transmission via one optical fiber, when transmitting red, green and blue video signals of DVI (digital visual interface) Standards, the clock signals thereof, and other low-speed signals different from the video signals via optical fibers.例文帳に追加

ＤＶＩ規格の赤、緑、青の映像信号およびそのクロック信号並びに映像信号とは別の低速の信号を光ファイバを介して伝送する場合に、１本の光ファイバにより伝送するものに比べ回路構成を簡単にすることができる信号伝送装置、送信器および受信器を提供する。 - 特許庁

An ACS circuit is provided with a subtractor circuit, an alarm signal is given to the subtractor circuit when a main comparator circuit detects that each path metric is a predetermined threshold or larger, and each ACS circuit subtracts a predetermined decreased value from the path metric, on the basis of the alarm signal to conduct subtractor processing in the clock of the same ACS processing.例文帳に追加

ＡＣＳ回路内に減算回路を設け、主の比較回路で各パスメトリックが予め定めたしきい値以上であったら警告信号を出力し、各ＡＣＳ回路では警告信号を基にパスメトリックから予め定めた減算値を減じることにより同じＡＣＳ処理のクロック内で減算処理を行う。 - 特許庁

A command circuit I comprises a first counter 54 for updating the counter value in a cycle for updating of an internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of a reset signal Re (or a fraudulence reset signal Re1) is transferred to a different state.例文帳に追加

指示回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。 - 特許庁

To provide a liquid crystal driving device in which frequency of the shift clock of a scanning driver is reduced while displaying a black strip region that is set for displaying a wide image on a liquid crystal display panel and which has reduced size (integrated) and saved power consumption and a method for driving the device.例文帳に追加

液晶表示パネルにワイド画像の表示に伴って設定される黒帯領域を表示する場合に、走査ドライバのシフトクロックの周波数を低減し、もって、装置規模の小型化（集積化）および消費電力の低減を図ることができる液晶駆動装置およびその駆動方法を提供する。 - 特許庁

When the equipment is switched from the standby state to the normal state, the microcomputer power circuit operation mode switching signal XSTBY121 is outputted in the sublock operation state to switch the power source operation circuit mode to a large-current mode, and then the master clock 131 begins to be supplied, so that the normal state is entered.例文帳に追加

また、待機状態から通常状態へ移行する場合は、サブクロック動作状態でマイコン電源回路動作モード切替え信号ＸＳＴＢＹ１２１を出力して電源動作回路モードを大電流モードへ切替え、その後、マスタークロック１３１の供給を開始して通常状態へ移行する。 - 特許庁

Two long and short hands on the dial of a clock are eliminated, respective graduations on the dial are set to be in a keyboard type, long and short keyboards are used, four short keyboards are pinched by long keyboards, three colored electric bulbs are put into the long keyboard, and hours and minutes are expressed where they are lit.例文帳に追加

時計の文字盤上の長短２本の針を無くし、文字盤上の目盛り一つ一つを鍵盤式にし、鍵盤の長短を使用し、長い鍵盤の間に四本短い鍵盤を挟み、長い鍵盤の中に色分けした三個の電球を入れ、それらが点灯した処で時間と、分を表現する。 - 特許庁

Control is thus performed to properly vary the frequency of a reception-side decoding clock DCK even when the line uses a network where the variance in packet delay is always large and the data amount does not show a normal distribution, thereby evading an overflow and an underflow of the reception-side buffer 114.例文帳に追加

このように制御することで、パケット遅延のばらつきが常時大きくてデータ量が正規分布を示さないネットワークを利用する回線の場合であっても、受信側の復号クロックＤＣＫの周波数を適切に変化させることができ、受信側のバッファ１１４におけるオーバーフローやアンダーフローが回避される。 - 特許庁

The selecting part 123 estimates power consumption required for detecting the target frames, based on the start time calculated by the first and second timer count arithmetic parts 121 and 122, and selects the start time capable of reducing the power consumption, and controls operation clock and power supply in battery saving, based on the selected start time.例文帳に追加

選択部１２３は、第１及び第２のタイマーカウント演算部１２１，１２２の演算した起動時間に対して、目的とするフレームを検知するに要する消費電力を推定し、この消費電力の少ない起動時間を選択し、選択された起動時間に基づき、バッテリーセービングにおける動作クロック、電力供給を制御する。 - 特許庁

This active matrix type display device and a projection type display device has such a constitution that a video signal line 7 and a clock signal line 13 in a source driving circuit 5 can input signals from both sides of a signal line 2 side of the first arrangement position and a signal line 2 side of the last arrangement position.例文帳に追加

本発明に係るアクティブマトリクス型表示装置および投射型表示装置においては、映像信号線７およびソース駆動回路５内のクロック信号線１３が、最初の配設位置の信号線２側と最後の配設位置の信号線２側の両方から信号を入力できる構成となっている。 - 特許庁

To provide a Co-based metallic glass alloy which can exist stably as metallic glass and can exhibit excellent magnetic properties in a region from low frequency to high frequency, a high-performance magnetic core composed of the Co-based metallic glass alloy, a high-performance electromagnetic transducer having the magnetic core and a clock.例文帳に追加

金属ガラスとして安定的に存在することができ、低い周波数から高い周波数において優れた磁気特性を示すことができるＣｏ基金属ガラス合金、かかるＣｏ基金属ガラス合金で構成された高性能の磁心、および、この磁心を備えた高性能の電磁変換機および時計を提供すること。 - 特許庁

In a stability decision circuit, the drive current of a unit gate circuit constituting the ring oscillator of a voltage controlled oscillator for the PLL circuit is compared with a prescribed reference current, and a stability decision output signal which decides the stability of the clock output signal generated by the PLL circuit is generated.例文帳に追加

安定度判定回路は、ＰＬＬ回路の電圧制御発振器のリングオシレータを構成する単位ゲート回路の駆動電流値と所定の基準電流値とを比較し、ＰＬＬ回路により生成されるクロック出力信号の安定度を判定するための安定度判定出力信号を生成する。 - 特許庁

When there is the electronic circuit element, a first electronic circuit element having the same setup time as the electronic circuit element and operating in response to a signal which the identical phase with a clock signal to be input to the electronic circuit element is generated, and a new library including the hard macro core library and the first electronic circuit element is generated.例文帳に追加

前記電子回路素子がある時に、前記電子回路素子と同一なセットアップタイムを有し、電子回路素子に入力されるクロック信号と同一の位相を有する信号に応答して動作する第１電子回路素子が生成され、ハードマクロコアライブラリと第１電子回路素子を含む新しいライブラリが生成される。 - 特許庁

To safely reduce the frequency to restrain power consumption by using the fact that an external feed clock is not referred to in a self-refreshing mode of, for example, a SDRSDRAM, DDRSDRAM, DDR2SDRAM or the like; and to safely transit between a low-power consumption mode and a normal high-performance mode.例文帳に追加

一例としてＤＤＲＳＤＲＡＭやＳＤＲＳＤＲＡＭやＤＤＲ２ＳＤＲＡＭなどのセルフリフレッシュモードでは外部供給クロックは参照されなくなるのを利用し、周波数を安全に低減して消費電力を抑え、かつ低消費電力モードと通常高パフォーマンスモードとの間を安全に遷移できるようにする。 - 特許庁

Also, the fault detection circuit 14 measures a period (fault state period) where the operation state of the drive circuit 12 is abnormal in synchronization with a clock signal CLK2 from a CR oscillator 15, and outputs a fault detection signal Sa when the fault state period reaches a fault detection period (predetermined period).例文帳に追加

また、異常検知回路１４は、ＣＲ発振器１５からのクロック信号ＣＬＫ２に同期して駆動回路１２の動作状態が異常である期間（異常状態期間）を計測し、その異常状態期間が異常検知期間（予め定められた期間）に到達すると異常検知信号Ｓａを出力する。 - 特許庁

Then, in a period during which it is possible to lower a practical frame cycle, the cycle of a line clock having a cycle corresponding to one horizontal period is extended, the output timing of the image signals is shifted little by little for each group, and the output order of the respective groups is cyclically changed.例文帳に追加

そして、実質的なフレーム周期を落とすことができる期間においては、１水平期間に対応した周期を有するラインクロックの周期を延ばし、画像信号の出力タイミングを上記グループごとに僅かずつずらすとともに、各グループの出力順序を周期的に変化させるようにした。 - 特許庁

A unit control part 21 includes pixel control parts 22 arranged individually in association with a plurality of pixels 40, a timing regulation part 24 adjusting action timing (turning on/off timing of the pixels 40) of the pixel control parts 22, a timing control circuit 25, a counter 26, and a gradation clock adjusting circuit 27.例文帳に追加

ユニット制御部２１は、複数の画素４０のそれぞれに対応させて配置された画素制御部２２と、画素制御部２２の動作タイミング（画素４０の点灯タイミング、消灯タイミング）を調整するタイミング調整部２４と、タイミング制御回路２５と、カウンター２６と、階調クロック調整回路２７とを備える。 - 特許庁

Address data ID succeeding to an address mark AM recording on the address area of the optical disk 10 are detected by an ID detecting part 23, and the ID succeeding to the above address mark are sampled to obtain the ID information, using a data clock corresponding to the frequency of a wobble signal detected in a signal detecting part 22.例文帳に追加

ＩＤ検出部２３は、光ディスク１０のアドレスエリアに記録されているアドレスマークＡＭに続くアドレスデータＩＤを検出し、信号検出部２２において検出されたウォブル信号の周波数に応じたデータクロックを用いて上記アドレスマークに続くＩＤをサンプリングしてＩＤ情報を得る。 - 特許庁

In simulation of the system A, one count is increased whenever a reference clock A as a reference of operation starts, a counter is used where two counts are increased whenever the output level of an A-B signal to be transferred between the systems A and B changes, and the change of the counter is stored.例文帳に追加

複合システムは、システムＡ，Ｂからなり、そのシステムＡのシミュレーションにおいて、動作の基準となる基準クロックＡの立ち上がり毎に１回カウントアップすると共に、システムＡ，Ｂ間でやりとりされることとなるＡ−Ｂ信号の出力レベルが変化する毎に２回カウントアップするカウンタを用い、そのカウンタの変化を記憶する。 - 特許庁

This device has a mode for recording and reproducing video and sound along the same physical format and a mode for recording and reproducing only sound and the device reduces the rotational speed of a disk and lowers a processing clock frequency and recording laser power and reproducing laser power at the time of the mode of only sound as compared with that in the mode of the video and the sound.例文帳に追加

物理フォーマットが同一で、映像および音声を記録・再生するモードと、音声のみを記録・再生するモードをもち、映像および音声のモード時に比して、音声のみのモードでは、ディスクの回転速度を低下させ、処理クロック周波数を下げ、記録レーザーパワーを下げ、再生レーザーパワーを下げる。 - 特許庁

To provide a data transmission system capable of performing multi- point sampling and reducing generation probability of transmission errors without frequency-dividing clocks generated by a transmitter side to multiple and transmitting them to a receiver in the data transmission system for which a transmitter and the receiver are connected through plural data lines and clock lines.例文帳に追加

送信装置と受信装置とが複数のデータ線とクロック線とにより接続されたデータ伝送システムにおいて、送信装置側の生成したクロックを逓倍に分周して受信装置に送信しなくとも、多点サンプリングを可能とし、伝送誤りの発生確率を低減することが可能なデータ伝送システムを提供する。 - 特許庁

By analyzing RTL (S2), extracting High Fanout Net (S3), and inserting a buffer for clock tree performed at the time of layout into RTL for the Net (S4), room for improvement in layout is left when performing logical synthesis, and the optimum layout can be performed by taking cell arrangement and wiring region into account by layout tool.例文帳に追加

ＲＴＬを解析し（ｓ２）、High Fanout Netを抽出し（ｓ３）、そのNetに対し、レイアウト時に行うクロックツリーのためのバッファをＲＴＬ中へ挿入する（ｓ４）ことにより、論理合成時にレイアウトでの改善の余地が残り、レイアウトツールでセル配置、配線領域を考慮した最適なレイアウトを行うことができる。 - 特許庁

This transmitter realizes the clock function by counting the number of the pulses of a fixed interval generated from the waveform of the AC voltage of a fixed frequency and measuring elapsed time in a soft timer 14 and periodically obtains time-and-date information from a measuring instrument through a measuring instrument side interface 15 so as to correct the measurement error.例文帳に追加

ソフトタイマ１４において一定周波数の交流電圧の波形から生成した一定間隔のパルスの数をカウントして経過時間を計測することにより時計機能を実現し、この計測誤差を修正するために定期的に計量器側インターフェイス１５を介して計量器３から日時情報を取得する。 - 特許庁

The voltage-controlled oscillation means 4 in the clock converter outputs a noninverting feedback signal for a positive feedback loop from one output terminal of a buffer means 13 configuring part of the positive feedback loop employing a voltage-controlled phase shift means 14 and outputs the PLL feedback signal from the other output terminal.例文帳に追加

クロック変換器中の電圧制御発振手段４は、電圧制御型移相手段１４を用いた正帰還ループの一部を構成するバッファ手段１３の一方の出力端子から正帰還ループ用の正帰還信号を出力し、他方の出力端子からＰＬＬ帰還信号を出力する。 - 特許庁

When the present time clocked by a clock section 13 matches a time resulting from irregularly changing the time set to the time schedule stored in the storage section 13 day by day within a specified time range, a control section 10 controls the load Ld according to ON and OFF instructions on the relevant time schedule.例文帳に追加

制御部１０は、時計部１３により計時される現在時刻が、記憶部１３に記憶されたタイムスケジュールに設定された時刻に対して規定の時間範囲内で日毎に不規則に変化させた時刻と一致するときに当該タイムスケジュールのオンとオフとの指示に従って負荷Ｌｄを制御する。 - 特許庁

In this communication device of a crystal-less oscillator and this self-calibrated embedded virtual crystal clock output method, a reference signal is provided, by one-side communication device at both transmission and reception ends of a communication system, to the other-side communication device, and the other-side communication device generates a corresponding reference frequency based on the reference signal.例文帳に追加

無石英発振器の通信装置と自動校正する嵌入式バーチャル水晶クロック出力方法は、通信システムの送受信両端の一通信装置により、もう一つの通信装置に参考信号を提供し、通信装置は、この参考信号を元に、対応する参考周波数を生成することができる。 - 特許庁

In the clock which is equipped with a dial 30 having the pointer 23 and a drive mechanism 40 rotating the pointer 23, the scale 31 disposed on the dial 30 is shifted partially, thereby reducing misalignment of the pointer 23 to the scale 31 caused by the backlash of the drive mechanism 40.例文帳に追加

指針２３が配置された文字板３０と、指針２３を回転させる駆動機構４０とを備えた時計において、文字板３０に設ける目盛３１を部分的にずらすことにより、駆動機構４０のバックラッシュに起因する指針２３と目盛３１との位置ずれを小さくした構成の時計である。 - 特許庁

A PLL changeover control circuit 124 is provided with a 2nd control means that restores a transition state of PLL changeover control by a 1st control means to an original state in the case that a stop condition of PLL changeover holds before an output clock signal of a PLL circuit is selected by a selection means.例文帳に追加

ＰＬＬ回路の出力クロック信号が選択手段によって選択される前にＰＬＬ切り換えの中止条件が成立した場合に、第１制御手段によるＰＬＬ切り換え制御の遷移状態をもとの状態に戻すための第２制御手段をＰＬＬ切り換え制御回路１２４に設ける。 - 特許庁