「Gate Line」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

The width in gate length direction of a gate electrode 18 in a memory cell is less than a half of a cell pitch C which is the length form the center of a source line connect 31 to the center of a drain contact 32.例文帳に追加

メモリセル内のゲート電極１８のゲート長方向の幅を、ソース線コネクト３１の中心からドレインコンタクト３２の中心までの長さであるセルピッチＣの１／２未満とする。 - 特許庁

A passing point acquisition means 1d acquires a passing point of the other signal line connected to the other input of the gate when the signal propagation is performed in the other input of the gate.例文帳に追加

通過点取得手段１ｄは、ゲートの他の入力において信号伝搬がされる場合、ゲートの他の入力に接続されている他の信号線の通過点を取得する。 - 特許庁

A gate of the MISFET-Q and a MIS gate of the thyristor TH are connected to word lines WL1, WL2, and a drain of the MISFET-Q is connected to the bit line BL.例文帳に追加

ＭＩＳＦＥＴ−ＱのゲートとサイリスタＴＨのＭＩＳゲートは、ワード線ＷＬ１，ＷＬ２に接続され、ＭＩＳＦＥＴ−Ｑのドレインがビット線ＢＬに接続される。 - 特許庁

The pull-up gate biasing circuit 102 feeds to the pull-up electrode through a capacitive coupling, via a selective transistor ST0 a voltage tending to boost the gate electrode (the word line WL1, etc.).例文帳に追加

プルアップゲートバイアス回路１０２は、容量結合によりゲート電極（ワード線ＷＬ１等）を昇圧する方向の電圧を、選択トランジスタＳＴ０を介してプルアップ電極に供給する。 - 特許庁

The TFT 54 has a gate electrode connected with the gate signal line 56, a source electrode 28 connected with the source signal lines 58, and a drain electrode 26 connected with the transmitting pixel electrode 24.例文帳に追加

ＴＦＴ５４はゲート信号線５６に接続されたゲート電極、ソース信号線５８に接続されたソース電極２８、透過画素電極２４に接続されたドレイン電極２６を有する。 - 特許庁

The bottom plate 20 is shaped in line with a wiring path 70 which includes a mounting face 21 to mount a wiring group 10 and leads each wiring to the second gate 60 from the first gate 50.例文帳に追加

底板２０は、配線群１０を載せる載置面２１を有し、第１ゲート部５０から第２ゲート部６０へそれぞれの配線を導く配線路７０に沿った形状に形成される。 - 特許庁

The bottom plate 20 is shaped in line with a wiring path 70 which has a mounting face 21 to mount a wiring group 10 and leads each wiring to a second gate 60 from a first gate 50.例文帳に追加

底板２０は、配線群１０を載せる載置面２１を有し、第１ゲート部５０から第２ゲート部６０へそれぞれの配線を導く配線路７０に沿った形状に形成されている。 - 特許庁

Therefore, the slope of fall of the gate voltage V_G22 changes, and the gate voltage V_G22 after the fall on the pulse drive line can be corrected corresponding to the variation in the threshold values among the driver TFTs 22.例文帳に追加

従って、ゲート電圧Ｖ_G22の立ち下がり勾配が変化し、これによって駆動ＴＦＴ２２のしきい値変化に対応して、パルス駆動ライン立ち下がり後のゲート電圧Ｖ_G22を補正できる。 - 特許庁

On the upper layer side of the scanning line 163, gate electrode 143, and gate insulating film 121; a primary interlayer insulating film 122 and a secondary interlayer insulating film 123 are laminated in this numerical order.例文帳に追加

走査線１６３、ゲート電極１４３およびゲート絶縁膜１２１の上層側には、第１層間絶縁膜１２２と第２層間絶縁膜１２３とがこの順に積層されている。 - 特許庁

It is preferable that these laser repair spots are near the crossing spots of signal transfer line 508 and gate bias lines 505, and do not give such an influence as disconnection to the gate bias lines 505.例文帳に追加

レーザーリペア箇所は、信号転送線５０８とゲートバイアス線５０５との交差部近傍で、ゲートバイアス線５０５に対して断線などの影響を及ぼさない場所が望ましい。 - 特許庁

A scan clock to be outputted from a vertical scanner 2 is connected with a gate of the line selection switch 12 and simultaneously connected with a gate of an nMOS switch 18 via an inverter 16.例文帳に追加

垂直走査器２より出力される走査クロックは、行選択スイッチ１２のゲートに接続するとともに、インバータ１６を介してｎＭＯＳスイッチ１８のゲートに接続する。 - 特許庁

A second clock signal indicates a high period of a gate signal to an even-numbered gate line, is an opposite phase to the first clock signal, and rises more gently than it falls.例文帳に追加

第２クロック信号は偶数番目のゲートラインに対するゲート信号のハイ期間を示し、第１クロック信号に対して逆位相であり、立ち上がりが立ち下がりより緩やかである。 - 特許庁

Subsequently, the gate electrode 8A (word line WL) and the gate electrodes 8B-8D are patterned simultaneously by etching while employing the silicon nitride film 9 and a photoresist film 10 as a mask.例文帳に追加

その後、上記窒化シリコン膜９とフォトレジスト膜１０とをマスクに用いたエッチングで、ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ〜８Ｄを同時にパターン形成する。 - 特許庁

To provide a method for manufacturing a TFT array substrate capable of suppressing disconnection of source line due to irradiation of laser light without causing a short circuit between the source line and a gate line, and increasing parasitic capacitance.例文帳に追加

ソース線とゲート線との間の短絡および寄生容量の増大を招くことなく、レーザ照射によるソース線の断線を抑制できるＴＦＴアレイ基板の製造方法を提供することを目的とする。 - 特許庁

Wires 5a and 5b, and 6a and 6b, or electrodes 7a and 7b positioned above at least one wire selected out of a source line, a common line, and a gate line 2 formed on an insulator substrate 1 are formed in a convex shape.例文帳に追加

絶縁体基板1上に形成したソース線とコモン線及びゲート線2から選ばれる少なくとも一つの配線より上層に位置する配線5a,5b,6a,6bまたは電極7a,7bの断面を凸型の形状とする。 - 特許庁

Observation stations 2, 3 such as a snow removing equipment toll center and a water gate monitoring station, and a management terminal 4 for managing the stations are connected to a public communication line such as an optical cable line 6 and a portable telephone line 7.例文帳に追加

消雪設備集中局,水門監視局等の観測局２,３、及び、それらを管理する管理端末４を、光ケーブル回線６,携帯電話回線７等の公衆通信回線に接続する。 - 特許庁

To solve the problem such that when coupling from a signal line to a Cs line and a gate line occurs in the case of writing a pre-charge black signal, the coupling causes horizontal tailing of a boundary part when displaying such as black window and black lines.例文帳に追加

プリチャージブラック信号の書き込み時に、信号ラインからＣｓラインやゲートラインへのカップリングが発生すると、これに起因して黒ウィンドウや黒線などの表示時における境界部の横尾引きが発生する。 - 特許庁

An SiON film 101 and an organic film 102 having a low specific inductive capacity of 2 to 3 are formed as insulation layers between a gate line 41 and the signal line 112 which are formed on an insulation substrate 10, whereby the load upon writing the signal voltage from the gate line 41 into the signal line 112 is low and the power consumption can be reduced.例文帳に追加

絶縁基板１０上に形成されたゲート線４１と信号線１１２との間を絶縁する層として、ＳｉＯＮ膜１０１と比誘電率が２〜３というように低い有機膜１０２とを形成したことにより、ゲート線４１から信号線１１２に信号電圧を書き込むときの負荷が小さく、消費電力を低減することが可能である。 - 特許庁

In the configuration of a display part with the gate signal line for selecting the input of the video signal to a pixel and a source signal line for inputting the video signal to the pixel, a switch is arranged which is inserted in series with the source signal line and controlled such that the switch is turned on when the pixel is not selected by the gate signal line and turned off when the pixel is selected.例文帳に追加

画素へのビデオ信号の入力を選択するゲート信号線、及び画素にビデオ信号を入力するソース信号線を備えた表示部の構成において、ソース信号線に直列に挿入され、ゲート信号線で画素が選択されていないときにオンとなり、画素が選択されている場合にはオフとなるように制御されるスイッチを設ける。 - 特許庁

The TFT array substrate comprises a gate line 4 provided on an insulating substrate, a source line 5 intersecting the gate line 4 through an insulating film, a source electrode 3 connected with the source line, a drain electrode 2 provided oppositely to the source electrode 3, and a semiconductor layer 1 underlying the source electrode 3 and the drain electrode 2.例文帳に追加

本発明にかかるＴＦＴアレイ基板は絶縁性基板上に設けられたゲート配線４と、ゲート配線４と絶縁膜を介して交差するソース配線５と、ソース配線と接続されたソース電極３と、ソース電極３と対向して設けられたドレイン電極２と、ソース電極３とドレイン電極２の下層に設けられた半導体層１を備えている。 - 特許庁

In a TFT section of one pixel region 115 partitioned by a gate line 125 and a source line 127 of the substrate for the display device, a gate insulating film 3 and a first semiconductor film 4 are formed so as to be contained in the first metal film 2 of the gate electrode formed on the substrate 1.例文帳に追加

表示装置用基板のゲート線１２５およびソース線１２７で区画された１つの画素領域１１５のＴＦＴ部において、基板１上に形成されたゲート電極たる第１の金属膜２内に収まるようにゲート絶縁膜３および第１の半導体膜４が形成されたものである。 - 特許庁

A matrix type display device 100 is provided with a plurality of gate signal lines 121, a gate signal line driving means 120 for driving the gate signal lines 121, a plurality of source signal lines 111, a source signal line driving means 110 for driving the source signal lines 111, and a plurality of pixels 130.例文帳に追加

マトリクス型表示装置１００は、複数のゲート信号線１２１と、複数のゲート信号線１２１を駆動するゲート信号線駆動手段１２０と、複数のソース信号線１１１と、複数のソース信号線１１１を駆動するソース信号線駆動手段１１０と、複数の画素電極１３０とを備えている。 - 特許庁

The display device according to the present invention has a display panel including gate and data lines arranged in the form of a matrix for displaying an image, a gate driver for driving the gate line, and a data driver for supplying a low gray scale image signal, a high gray scale image signal, and a black impulsive signal to the data line within one frame period.例文帳に追加

本発明による表示装置は、マトリクッス形状に配置されたゲートラインとデータラインとを有し、画像を表示する表示パネルと、ゲートラインを駆動するゲート駆動部と、データラインに低階調画像信号、高階調画像信号、及びブラックインパルシブ信号を一つのフレーム内に供給するデータ駆動部と、を含む。 - 特許庁

On a substrate 10, a drain electrode 11, a source electrode 12, a drain line 13, a semiconductor layer 14, a gate insulating film 15, a gate electrode 16, and a gate line 17 are provided to constitute a TFT, and on an inter-planarization-layer insulating film 29 covering TFTs and their electrode lines, reflecting electrodes 29 are formed and are connected to the source electrodes 12.例文帳に追加

基板10上にドレイン電極11、ソース電極12、ドレインライン13、半導体層14、ゲート絶縁膜15、ゲート電極16、ゲートライン17が設けられてＴＦＴが形成され、これらＴＦＴとその電極ラインを覆う平坦化層間絶縁膜29上に、反射電極29が形成されてソース電極12に接続される。 - 特許庁

The gate electrode of the non-linear element is connected with a scanning line or a signal line, the first wiring layer or the second wiring layer of the non-linear element for applying a potential of the gate electrode is directly connected with the gate electrode and, thereby, stable operation resulting from reduction of connection resistance and reduction in the occupancy area of the connection part are achieved.例文帳に追加

非線形素子のゲート電極を走査線又は信号線と接続し、ゲート電極の電位を印加するための非線形素子の第１配線層又は第２配線層とゲート電極の接続を直接接続することで、接続抵抗の低減による安定動作と接続部分の占有面積の縮小を図る。 - 特許庁

The film thickness (second film thickness) of a gate insulating film of a transistor constituting a data line driving circuit (4) is less than the film thickness (first film thickness) of a gate insulating film of a transistor constituting a scanning line drive circuit (1), a pixel array (2) and a buffer (3).例文帳に追加

データ線駆動回路（４）を構成するトランジスタのゲート絶縁膜の膜厚（第２の膜厚）を、走査線駆動回路（１），画素アレイ（２）ならびにバッファ（３）を構成するトランジスタのゲート絶縁膜の膜厚（第１の膜厚）よりも薄く設定する。 - 特許庁

A lower transparent panel substrate 20 has a TFT forming layer 40 formed on a buffer layer 32 on a lower glass substrate 30, and is provided with the pixel electrode layer 60 on its gate film layer 36 together with a gate line 42 and a common line 50.例文帳に追加

下側の透明パネル基板２０において、下ガラス基板３０上のバッファ層３２の上にＴＦＴ形成層４０が形成され、そのゲート膜層３６の上に、ゲートライン４２、コモンライン５０と共に画素電極層６０が設けられる。 - 特許庁

Each tansistor pair 33 of the second transistor group 35 has a source, a gate, and a drain of the pMOS transistor 31 connected to the plus side power line 27, and a source, a gate, and a drain of the nMOS transistor 32 connected to the minus side power line 29.例文帳に追加

第２トランジスタ群３５の各トランジスタ対３３は、ｐＭＯＳトランジスタ３１のソース、ゲート及びドレインがプラス側電源線２７に接続され、ｎＭＯＳトランジスタ３２のソース、ゲート及びドレインがマイナス側電源線２９に接続されている。 - 特許庁

A first pass gate transistor is connected between a conductive terminal of a first transistor and a first bit line of paired bit lines, and a second pass gate transistor is connected between the conductive terminal of a second transistor and a second bit line of the paired bit lines.例文帳に追加

第一パスゲートトランジスタが第一トランジスタの導通端子とビット線対のうちの第一ビット線との間に結合されており、第二パスゲートトランジスタが第二トランジスタの導通端子とビット線対のうちの第二ビット線との間に結合されている。 - 特許庁

The system A (main system) and system B (slave system) are connected together by a communication line, a write gate 5 is connected to a memory 3, and the write gate 5 can be brought under ON/OFF control by the system B through the communication line.例文帳に追加

システムＡ（主システム）とシステムＢ（従システム）とは通信ラインによって接続されており、メモリ３には書込ゲート５が接続されると共に、この書込ゲート５はシステムＢによって通信ラインを介して開閉制御ができるようになっている。 - 特許庁

A gate electrode 4d and a polysilicon wiring 14 for a low breakdown voltage transistor used for the TEG are wired by means of an interconnect line 14d, while a gate electrode 4e and a polysilicon wiring 14 for a high breakdown voltage transistor used for the TEG are wired by means of an interconnect line 14e.例文帳に追加

ＴＥＧ用低耐圧トランジスタのゲート電極４ｄとポリシリコン配線１４を接続配線１４ｄで接続し、ＴＥＧ用高耐圧トランジスタのゲート電極４ｅとポリシリコン配線１４を、接続配線１４ｅで接続する。 - 特許庁

As a result, electric connection parts of data lines 32 and IC chips 21 for data line and electric connection parts of gate lines 31a, 31b and IC chips 22 for gate line are provided respectively at the upper side and the lower side with a liquid crystal panel 10.例文帳に追加

これにより、データ線３２とデータ線用ＩＣチップ２１との電気的な接続部と、ゲート線３１ａ，３１ｂとゲート線用ＩＣチップ２２との電気的な接続部とが、液晶パネル１０を介して上側と下側にそれぞれ設けられている。 - 特許庁

Each of the pixel circuits U includes: a light emitting element E; a drive transistor TDR; a holding capacitor C1 disposed between the gate and the source of the drive transistor TDR; and a selection switch TSL for conducting a signal line 14 and the gate of the drive transistor TDR on selecting the scan line 12.例文帳に追加

画素回路Ｕは、発光素子Ｅおよび駆動トランジスタＴDRと、駆動トランジスタＴDRのゲート−ソース間の保持容量Ｃ1と、走査線１２の選択時に信号線１４と駆動トランジスタＴDRのゲートとを導通させる選択スイッチＴSLとを含む。 - 特許庁

The driving circuit 1 is equipped with: a capacitor 13 provided on a signal line 12 supplying the control signal from the oscillation circuit 11 to the gate; and a diode 14 provided between the signal line 12 between the capacitor 13 and gate, and the source of the HEMT 10.例文帳に追加

駆動回路１は、発振器１１からの制御信号をゲートへ供給する信号線１２に設けられたコンデンサ１３と、コンデンサ１３とゲートの間の信号線１２とHEMT１０のソースとの間に設けられたダイオード１４とを備える。 - 特許庁

The source electrode S of the TFTn11 is connected with the pixel electrode Pe, the drain electrode D is connected with a data bus line Ld11 for applying the straight polarity voltage, and the gate electrode G is connected with the gate bus line Lg11 for applying the straight polarity voltage.例文帳に追加

ＴＦＴｎ１１のソース電極Ｓは画素電極Ｐｅに接続され、ドレイン電極Ｄは正極性電圧印加用データバスラインＬｄ１１に接続され、ゲート電極Ｇは正極性電圧印加用ゲートバスラインＬｇ１１に接続されている。 - 特許庁

The first pixel switch SST1 is formed of a transistor, and includes a gate electrode connected to a scanning line (Sgb), a source electrode connected to a video signal line VL, and a drain electrode connected to a gate electrode of the drive transistor DRT.例文帳に追加

第１画素スイッチＳＳＴ１は、トランジスタで形成され、走査線（Ｓｇｂ）に接続されたゲート電極、映像信号線ＶＬに接続されたソース電極及び駆動トランジスタＤＲＴのゲート電極に接続されたドレイン電極を含んでいる。 - 特許庁

The TFT3 is driven with the voltage generated by shifting a gate line output Gete of a precedent stage by a level shifter L/S2 and the TFT4 is driven with the voltage generated by shifting the gate line output Gete being the same with the precedent stage by a level shifter L/S1.例文帳に追加

ＴＦＴ３を前段のゲートライン用出力ＧｅｔｅをレベルシフタＬ／Ｓ２でシフトした電圧により駆動し、ＴＦＴ４は前段のゲートラインと同じくゲートライン用出力ＧｅｔｅをレベルシフタＬ／Ｓ１でシフトした電圧により駆動する。 - 特許庁

The storage capacitor electrode 73 is put over the gate bus line 55 beyond one side edge 55b, and preferably the common electrode 72 is put over the gate bus line 55 beyond the other side edge 55a.例文帳に追加

蓄積容量電極７３は、ゲートバスライン５５に対してその一方のサイドエッジ５５ｂを乗り越えるようにして重ねられ、共通電極７２は、ゲートバスライン５５に対してその他方のサイドエッジ５５ａを乗り越えるようにして重ねられるのが好ましい。 - 特許庁

When abnormality is generated in the communication line on the terminal side, a current passed through an input terminal L1A and a resistor 2 on one line side flows to the gate of a PUT(programmable unijunction transistor) 6, a voltage drop V2d is generated in the resistor 2 and the gate voltage of the PUT 6 is lowered by V2d.例文帳に追加

端末側の通信線に異常が生じると、片線側の入力端子Ｌ１Ａ、抵抗２を通った電流はＰＵＴ６のゲートに流れ、抵抗２には電圧降下Ｖ２ｄが生じ、ＰＵＴ６のゲート電圧はＶ２ｄだけ低くなる。 - 特許庁

Source electrode wirings 13 attached with via hole 12 to which source finger electrodes 13a are connected, gate electrode wirings 14 to which gate finger electrodes 14a are connected, and drain electrode wirings 15 to which drain finger electrodes 15a are connected, are arranged between the cells 11 in consideration of symmetry and are connected to a drain bus line 16; and the gate electrode wirings are each similarly connected to a gate bus line 17.例文帳に追加

各セル１１間の隙間に、ソースフィンガー電極13ａを接続したバイアホール１２付ソース電極配線１３と、ゲートフィンガー電極１４aを接続したゲート電極配線１４と、ドレインフィンガー電極１５aを接続したドレイン電極配線１５を対称性を鑑みて配置し、ドレインバスライン１６に接続され、同様に各ゲート電極配線はゲートバスライン１７に接続されている。 - 特許庁

A special array end structure and a method for manufacturing the same provided by the present invention allow most effectively backing three resistance layers including a diffusion bit line, a control gate, and a word gate polycrystalline silicon (here the control gate polycrystalline silicon may overlap on the diffusion bit line), using only a metal line of three layers while maintaining a minimum metal wiring pitch.例文帳に追加

本発明では、特別のアレー端構造体及びそれらの製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの３つの抵抗層（ここでコントロールゲート多結晶シリコンは、拡散ビット線と重なることができる）が、最小金属配線ピッチを維持しながら３層だけの金属線を使用して、最も効果的に裏打ちされる。 - 特許庁

A TFT glass substrate 10 constituting a display device comprises a glass substrate 500, a gate line driving circuit 200 formed on one surface of the glass substrate 500, and an electrostatic discharge inducing section 100 formed between at least a part of the outer circumference of the glass substrate 500 and the gate line driving circuit 200 so as to be insulated from the gate line driving circuit 200.例文帳に追加

表示装置を構成するＴＦＴガラス基板１０は、ガラス基板５００と、ガラス基板５００の一方面上に形成されたゲート線駆動回路２００と、ガラス基板５００の外周部の少なくとも一部とゲート線駆動回路２００との間にゲート線駆動回路２００から絶縁されるよう形成された静電気放電誘発部１００と、を含む。 - 特許庁

In the sensing transistor, its source is connected to each of the data input/output line and the complementary data input/output line, its gate and its drain are connected to mutually intersecting, and current difference between the data input/output line and the complementary data input/ output line is sensed and amplified.例文帳に追加

センシングトランジスタはデータ入出力ラインと相補データ入出力ラインとのそれぞれにそのソースが連結され、そのゲートとドレインとが互いに交差接続され、データ入出力ラインと相補データ入出力ラインとの電流差を感知増幅する。 - 特許庁

A potential difference between the input signal line 270 and the gate line of the drive transistor 304 and a potential difference between the input signal line 270 and the source line of the drive transistor 304 is held by the gradation voltage capacitor 306 and the reference voltage capacitance 312.例文帳に追加

入力信号線２７０と駆動トランジスタ３０４のゲート線との間の電位差、及び入力信号線２７０と駆動トランジスタ３０４のソース線との電位差は、それぞれ階調電圧容量３０６及び基準電圧容量３１２により保持される。 - 特許庁

With a transistor provided vertically, the word line 30 acts as a gate while the storage node 14 and a bit line act as either a source or a train, and when activated by the word line 30, the transistor becomes conductive between the storage node 14 and the bit line.例文帳に追加

さらに、垂直方向に配置されたトランジスタが設けられており、ワードラインはゲートとして動作し、ストレージノードとビットラインは、ソースおよびドレインの一方として動作し、ワードラインにより活性化されたとき、ストレージノードとビットラインとの間でトランジスタが導通する。 - 特許庁