「Gate Line」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

When a gate signal is applied to the gate line, a delayed gate signal is applied to the gate electrode of the delay compensation TFT 20, the source electrode and the drain electrode of the TFT 20 are electrically connected, and then Vdc is applied to the source electrode.例文帳に追加

ゲートライン端部にダイオード１０と遅延補償薄膜トランジスタ２０と補償電圧伝達ライン４０とを設け、ゲート信号をゲートラインに印加したとき、遅延補償薄膜トランジスタ２０のゲート電極に遅延ゲート信号が印加され、薄膜トランジスタ２０のソース電極とドレーン電極とが導通してソース電極にＶｄｃが印加される。 - 特許庁

Each of the unit circuits U has a transmission gate G1 to sample the gradation signal Dg in accordance with the sampling pulse SMPs from the pulse output circuit 20, a transmission gate G2 interposed between the transmission gate G1 and a data line 45 and a capacitor C to hold the voltage of the output terminal of the transmission gate G2.例文帳に追加

各単位回路Ｕは、階調信号Ｄgをパルス出力回路２０からのサンプリングパルスＳＭＰに応じてサンプリングするトランスミッションゲートＧ1と、トランスミッションゲートＧ1とデータ線４５との間に介挿されたトランスミッションゲートＧ2と、トランスミッションゲートＧ2の出力端子の電圧を保持するキャパシタＣとを有する。 - 特許庁

Of the transistor T2, a gate is connected to a writing line WSL2, a drain is connected to a signal line DTL2, and a source is connected to a node A between the holding capacitors C1 and C2.例文帳に追加

トランジスタＴ２において、ゲートが書込線ＷＳＬ２に接続され、ドレインが信号線ＤＴＬ２に接続され、ソースが保持容量Ｃ１，Ｃ２の接続点Ａに接続されている。 - 特許庁

A selection transistor TSL sets the potential VG of the gate of the drive transistor TDR, according to the potential VDATA of a signal line 16 by conducting at the selection of a selection line 12 by a selection circuit 22.例文帳に追加

選択トランジスタＴSLは、選択回路２２による選択線１２の選択時に導通することで駆動トランジスタＴDRのゲートの電位ＶGを信号線１６の電位ＶDATAに応じて設定する。 - 特許庁

Furthermore, an increase in the number of power supplies is suppressed by making the potential for the reverse direction bias and the power supply potential for a source signal line driving circuit or a gate signal line driving circuit to be common.例文帳に追加

また、逆方向バイアス時の電位をソース信号線駆動回路あるいはゲート信号線駆動回路の電源電位と共通化することで、電源数の増加も抑えることが出来る。 - 特許庁

A selection gate line SGS in the source side is arranged, against the cell word line WL0 neighboring thereto, keeping at least the distance of "C=n*A+(n-1)B, an integer of n≥2".例文帳に追加

ソース側の選択ゲートラインＳＧＳは、これに隣接するセルワードラインＷＬ０との間に、少なくとも“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”の距離を有して配置されている。 - 特許庁

One of a source region and a drain region of an erasure TFT 105 is connected to an electric current supply line 108, and the other is connected to a gate signal line 106.例文帳に追加

消去用ＴＦＴ１０５のソース領域とドレイン領域とは、一方は電流供給線１０８に接続され、残る一方はゲート信号線１０６に接続されている。 - 特許庁

On each pixel area 41 on a liquid crystal TFT array substrate, an ITO transparent electrode 43, a gate line 48, a data line 46, a TFT active element 45, an identification mark 50, etc., are formed.例文帳に追加

液晶ＴＦＴアレイ基板の各画素領域４１には、ＩＴＯ透明電極４３、ゲート線４８、データ線４６、ＴＦＴアクティブ素子４５、識別マーク５０等が形成されている。 - 特許庁

In Vth correction preparation periods (T1-T3), the voltage of a gate line WSL is raised to a voltage (V_on1) higher than a voltage (V_on2) applied on a drain line DSL afterwards.例文帳に追加

Ｖｔｈ補正準備期間（Ｔ１〜Ｔ３）において、ゲート線ＷＳＬの電圧が、後にドレイン線ＤＳＬに印加する電圧（Ｖ_ｏｎ２）よりも高い電圧（Ｖ_ｏｎ１）に上げられている。 - 特許庁

The continuous series system of a source/drain diffusion layer 14, straddling a gate electrode 13 constituting an address line, is connected electrically at prescribed parts, with an upper layer interconnection with regard to a data line.例文帳に追加

アドレスラインを構成するゲート電極１３を跨ぐソース／ドレイン拡散層１４の連続する直列系はデータラインに関し、所定箇所が電気的に上層配線と繋がる。 - 特許庁

A driver transistor 35 for supplying the data write current to a write digit line WDL is disposed along its gate lengthwise direction which is a same direction as the write digit line WDL.例文帳に追加

データ書込電流をライトディジット配線ＷＤＬへ供給するドライバトランジスタ３５は、そのゲート長方向がライトディジット線ＷＤＬと同じ方向に沿うように配置される。 - 特許庁

A PMOS transistor QP being a bit line load is not connected directly, connected to a sense node SN, and connected to a bit line BL elected by a column selection gate 3b.例文帳に追加

ビット線負荷のＰＭＯＳトランジスタＱＰは、ビット線ＢＬには直接接続されず、センスノードＳＮに接続されていて、カラム選択ゲート３ｂにより選択されたビット線ＢＬに接続される。 - 特許庁

The memory cell group includes a common transistor 210, of which the gate is connected to a common word line CWL and a plurality of memory cells connected to the bit line BL2 via the common transistor.例文帳に追加

メモリセルグループは、ゲートが共通ワード線ＣＷＬに接続された共通トランジスタ２１０と、共通トランジスタを介してビット線ＢＬ２に接続された複数のメモリセルとを含む。 - 特許庁

One end of the first bit line is connected to the gate electrode of the transistor of one side on the potential comparison node and the first bit line and an output node of the sense amplifier circuit are electrically disconnected.例文帳に追加

第１のビット線の一端は、電位比較ノードの一方のトランジスタのゲート電極に接続され、第１のビット線とセンスアンプ回路の出力ノードとは電気的に分離されている。 - 特許庁

One selection line 16 is electrically connected to the gate electrode 13a of the selection transistor ST1, but the other selection line 17 is not connected to a selection transistor ST1.例文帳に追加

一方の選択線１６は、選択トランジスタＳＴ１のゲート電極１３ａと電気的に接続されるが、もう一方の選択線１７は、選択トランジスタＳＴ１とは接続されない。 - 特許庁

The channel of the driving transistor is preferably positioned between the gate line and the light emitting element in the first pixel, and that is preferably positioned between the data line and the light emitting element in the second pixel and the third pixel.例文帳に追加

駆動トランジスタのチャネルは好ましくは、第１画素ではゲート線と発光素子との間に位置し、第２画素と第３画素とではデータ線と発光素子との間に位置する。 - 特許庁

In the case of using a pMOS transistor instead of the nMOS transistor 31, its source and drain are short-circuited and connected to the bit line *B and its gate is connected to the dummy word line DWL0.例文帳に追加

ｎＭＯＳトランジスタ３１の替わりにｐＭＯＳトランジスタを用いた場合には、そのソースとドレインとを短絡してビット線＊Ｂに接続し、そのゲートをダミーワード線ＤＷＬ０に接続する。 - 特許庁

The pMOS transistor TD22 has a source and a drain connected to a power line VDD and the signal line GL21, respectively, and the gate thereof receives an inverted signal of the input signal S21.例文帳に追加

ｐＭＯＳトランジスタＴＤ２２は、ソースおよびドレインがそれぞれ電源線ＶＤＤおよび信号線ＧＬ２１に接続され、ゲートが入力信号Ｓ２１の反転信号を受ける。 - 特許庁

Since the porous substrate 10 has pores therein, it acts as a low permittivity insulator to maintain insulating properties between the gate line 6 and the data line 4, thereby reducing the parasitic capacitance.例文帳に追加

多孔質基板１０は内部に空孔を備えるので、誘電率の低い絶縁体としてゲート線６とデータ線４との絶縁性を保つことができ、寄生容量を低減することができる。 - 特許庁

In the odd driver 2o, a first stage inputs a start signal IN and outputs a high level selection signal in accordance with a control signal Φ1, CK to the gate line GL1 on the first line.例文帳に追加

奇数ドライバ２ｏでは、第１段がｓｔａｒｔ信号ＩＮを入力して、制御信号Φ１、ＣＫに従ってハイレベルの選択信号を１行目のゲートラインＧＬ１に出力する。 - 特許庁

Thin film transistors TR each connected to a gate line GL and a display signal line DL, a pixel electrode 19, an insulating film 20 and a common electrode 21 are disposed on a TFT substrate 10.例文帳に追加

ＴＦＴ基板１０上に、ゲート線ＧＬ及び表示信号線ＤＬに接続された薄膜トランジスタＴＲ、画素電極１９、絶縁膜２０、共通電極２１が配置されている。 - 特許庁

Another input terminal of the two inputs NAND gate 3 is connected to a column address signal line 13 while the other input terminal is connected to a row address signal line 14.例文帳に追加

２入力ＮＡＮＤゲート３の一方の入力端子はカラムアドレス信号線１３と接続され、その他方の入力端子はロウアドレス信号線１４と接続されている。 - 特許庁

In the holding circuit 110, a digital video signal from a drain signal line 61 is written in response to a signal inputted from a gate signal line 51 and the digital video signal is held.例文帳に追加

保持回路１１０はゲート信号線５１から入力される信号に応じて、ドレイン信号線６１からのデジタル映像信号が書き込まれると共に該デジタル映像信号を保持する。 - 特許庁

The external amplifier transistor 312 is disposed on a gate control line 318 side from a reference voltage generating section 320, and the pixel selection transistor 314 for test is disposed on a vertical signal line 19 side.例文帳に追加

画素外アンプトランジスタ３１２を基準電圧生成部３２０からのゲート制御線３１８側に配置し、テスト用画素選択トランジスタ３１４を垂直信号線１９側に配置する。 - 特許庁

To provide a gate controller for a communication line having a low insertion loss (power loss) accompanying insertion of a circuit to the communication line, and comparatively simple in design and in handling of control bits.例文帳に追加

通信線路上への回路挿入に伴う挿入損（電力損失）が少なく、制御ビットの設計や取り扱いが比較的簡潔な通信線路のゲート制御装置を実現する。 - 特許庁

The field shield gate 44 located at the vicinity of a dicing line 62, a cutting plane line when the SOI substrate 10 is parted into a plurality of chip, is removed in advance before having been cut by etching.例文帳に追加

ＳＯＩ基板１０を複数のチップに分断する際の切断線であるダイシングライン６２近傍のフィールドシールドゲート４４は、エッチングによって切断前に予め除去される。 - 特許庁

When a write-in operation is performed, high programming voltage is applied to a selective word line, path voltage is applied to other work line, a power source voltage VCC is applied to the gate of the selective transistor 21.例文帳に追加

書き込みのとき、選択ワード線に高電圧のプログラミング電圧Ｖ_pgm を印加し、他のワード線にパス電圧Ｖ_passを印加し、選択トランジスタ２１のゲートに電源電圧Ｖ_CCを印加する。 - 特許庁

After a semiconductor thick film 31 is formed, a read pattern is laminated with a carrier collecting electrode 33, a capacitor Ca, a thin film transistor Tr, a data line 34, and a gate line.例文帳に追加

半導体厚膜３１を形成した後に、キャリア収集電極３３，コンデンサＣａ，薄膜トランジスタＴｒ，データ線３４およびゲート線からなる読み出しパターンを積層形成する。 - 特許庁

In V_th correction preparing period (T1-T3), the voltage of a gate line WSL is raised to voltage (V_on1) higher than voltage (V_on2) to be applied to a drain line DSL later.例文帳に追加

Ｖｔｈ補正準備期間（Ｔ１〜Ｔ３）において、ゲート線ＷＳＬの電圧が、後にドレイン線ＤＳＬに印加する電圧（Ｖ_ｏｎ２）よりも高い電圧（Ｖ_ｏｎ１）に上げられている。 - 特許庁

At least one of the gate line, the data line 171, and the drain electrode 175 includes a first conductive layer containing a conductive oxide and a second conductive layer containing silver.例文帳に追加

ゲート線とデータ線１７１及びドレイン電極１７５の少なくとも一方とは、導電性酸化物を含有する第１導電層及び銀を含有する第２導電層を有する。 - 特許庁

The substrate 1 includes a video line 7 and transmission gate portion 6 through multiple switching elements for writing a first potential signal in multiple pixels through a signal line.例文帳に追加

本発明の基板１は、複数のスイッチング素子のそれぞれを介して、複数の画素に第１の電位信号を信号線を介して書き込むためのビデオ線７とトランスミッションゲート部６を有する。 - 特許庁

When the control gate electrodes 4a are formed, the conductive film 4 is left over the bit line contact region 20 and the bit line diffusion layers 2 on both sides thereof.例文帳に追加

コントロールゲート電極４ａを形成する時に、ビット線コンタクト領域２０の上及びその両側のビット線拡散層２の上にまたがるように導電膜４を残存させる。 - 特許庁

The drain electrode of the first MOSFET is connected to the input line, the source electrode and the base electrode are connected to the first power line, and the gate electrode is connected to a voltage control circuit, respectively.例文帳に追加

第１ＭＯＳＦＥＴのドレイン電極は入力線に、ソース電極及び基板電極は第１電源線に、また、ゲート電極は電圧制御回路に、それぞれ接続されている。 - 特許庁

The gate connection metal layer is arranged between a first source electrode and a second source electrode and a drain interconnect line or between a first drain electrode and a second drain electrode and a source interconnect line.例文帳に追加

ゲート接続金属層は第１ソース電極および第２ソース電極とドレイン配線間、または第１ドレイン電極および第２ドレイン電極とソース配線間に配置する。 - 特許庁

One of a source region and a drain region of an erasure TFT 105 is connected to a current supply line 108 and the other is connected to a gate signal line 106.例文帳に追加

消去用ＴＦＴ１０５のソース領域とドレイン領域とは、一方は電流供給線１０８に接続され、残る一方はゲート信号線１０６に接続されている。 - 特許庁

In a shift switch circuit for performing replacement of a data line, the circuit is provided with a transmission gate circuit 34 for connecting a node N2 corresponding to an (i)th write-in data line and a node N4 corresponding to an (i)th read data line.例文帳に追加

データ線の置換を行なうためのシフトスイッチ回路２２において、ｉ番目の書込データ線に対応するノードＮ２とｉ番目の読出データ線に対応するノードＮ４とを接続するトランスミッションゲート回路３４を設ける。 - 特許庁

The other end of the cell transistor is connected or made selectively floating to any of the first associative ground line, the second associative ground line, and the ground line, and a gate of the cell transistor is connected to the word lines.例文帳に追加

前記セルトランジスタの他端は、前記第１仮想接地ライン、前記第２仮想接地ライン、及び前記接地ラインのうちのいずれか一つに選択的に接続またはフローティングされ、前記セルトランジスタのゲートは、前記ワードラインに接続される。 - 特許庁

The first line includes charge carrier sources and destinations positioned so that the conductivity of the first line between the first and second connecting points is controlled by the gate signals transferred to the channel regions through the second line.例文帳に追加

第一の線は、第一および第二結合点のあいだの第一の線の導電性が、第二の線によってチャネル域に伝えられるゲート信号によって制御されるように位置決めされた、電荷キャリヤソースとデスティネーションを具備する。 - 特許庁

This automatic guided device 10 has a movable carriage 10b for moving along a line by reading the moving guide line 10a extending between an article gate 12b of the automatic warehouse 12 and a desired position PP by a guide line reading means.例文帳に追加

自動倉庫１２の物品出入口１２ｂと所望位置ＰＰとの間を延出する移動案内線１０ａを案内線読取手段で読み取り上記線に沿い移動する移動台車１０ｂを無人搬送装置１０が有する。 - 特許庁

The liquid crystal display device has in a liquid crystal display panel 2 a plurality of switching transistors 21 in which the gate is connected to a scanning gate line 25-j; the electrode of a drain or a source is connected to a data line 24-i; and the other electrode is faced to a common electrode across the liquid crystal layer.例文帳に追加

ゲートが走査ゲート線２５−ｊに接続され、ドレインとソースの一方の電極がデータ線２４−ｉに接続され、他方の電極が液晶層を挟んで共通電極と対向する複数のスイッチングトランジスタ２１を液晶表示パネル２内に有する。 - 特許庁

The connection of the first switch circuit is changed over to the buffer circuit side and a start pulse and a clock are inputted to the shift register to operate the same, by which only the necessary gate line is driven through the buffer circuit controlled with the second switch and the driving of the unnecessary gate line is stopped.例文帳に追加

第１スイッチ回路の接続をバッファ回路側に切り換え、スタートパルスとクロックを入力してシフトレジスタを動作させることにより、第２スイッチで制御されたバッファ回路を介して必要なゲート線のみを駆動し、必要でないゲート線の駆動を停止する。 - 特許庁

The gate voltage switch circuit 15 supplies, through a row decoder 20, a word line voltage VWL (= voltage VrtminL) outputted by the data read-out gate voltage generating circuit 70 to a word line WL to which a selection memory cell belonging to a memory cell 30 is connected.例文帳に追加

ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。 - 特許庁

This allows switching between the first operation mode, which has a relatively long selection period of the control gate line and short access time, and the second operation mode, which has a relatively short selection period of the control gate line and high reliability, to each other for each sector.例文帳に追加

これにより、制御ゲート線の選択期間が相対的に長く、読み出しアクセス時間の短い第１動作モードと、制御ゲート線の選択期間が相対的に短く、高い信頼性を有する第２動作モードとをセクタ毎に切り替えることができる。 - 特許庁

To provide an electro-optical device capable of using a region of a gate line drive circuit efficiently and preventing the rising speed of a gate line selection signal from decreasing (rising delay), and a shift register circuit composed of a single conductivity type transistor which is suitable for the device.例文帳に追加

ゲート線駆動回路の領域を効率よく利用できると共に、ゲート線選択信号の立ち上がり速度の低下（立ち上がり遅延）を防止できる電気光学装置、並びに、それに適した単一導電型のトランジスタで構成されたシフトレジスタ回路を提供する。 - 特許庁

The switching TFT 210 has a first gate electrode, a first terminal electrode, and a second terminal electrode, the first gate electrode is electrically connected to the first electroconductive line, and the first terminal electrode is electrically connected to the second electroconductive line.例文帳に追加

スイッチングＴＦＴ２１０は、第１のゲート電極、第１の端子電極及び第２の端子電極を有し、第１のゲート電極は、第１の導電性ラインと電気的に接続され、第１の端子電極は、第２の導電性ラインと電気的に接続されている。 - 特許庁