「Gate Line」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

When the polarity of the data signal impressed for every four pixel lines changes, for example, the charging rate of the line is improved by widening the width of gate-on pulses (α+3γ-OEH) impressed on the gate line of first line in which the polarity reverses more than usual, maintaining the width of the data signal impressed on four pixel lines at a fixed value of 4α.例文帳に追加

例えば、４個の画素行ごとに印加されるデータ信号の極性が変化するとした場合、４個の画素行に印加されるデータ信号の幅を４αの一定値に維持したまま、極性が反転された最初の行のゲート線に印加されるゲートオンパルスの幅（α+３γ−ＯＥ_H）を通常より広くすることによって、その行の充電率を高める。 - 特許庁

When the liquid crystal display is seen from the front, the long side of each domain divided by the partitions of the pixel electrode and the domain dividing means is arranged perpendicular or parallel to a gate line, and at least part of the short side of each domain is a straight line forming an angle between 30 to 60 degrees with the gate line.例文帳に追加

液晶表示装置を正面から見た場合、画素電極の小部分とドメイン分割手段とによって区画される各ドメインの長辺はゲート線と垂直または並行に並んでおり、各ドメインの短辺は少なくとも一部がゲート線と３０゜乃至６０゜の間の角度を成す直線である液晶表示装置を提供する。 - 特許庁

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁

At the time of writing data, write-in voltage Vpgm is given to a selection word line of a selection block, pass voltage Vpass 2 is given to a non-selection word line, and electrons are injected to a floating gate in a selection memory cell.例文帳に追加

データ書込み時、選択ブロックの選択ワード線には書込み電圧Ｖｐｇｍを与え、非選択ワード線にはパス電圧Ｖｐａｓｓ２を与えて選択メモリセルで浮遊ゲートに電子注入させる。 - 特許庁

To prevent the insulation of an input gate in an internal circuit from being destroyed by a voltage drop of a ground line caused by a surge current in an LSI adopting a ground line separation technology and a plurality of power sources thereto.例文帳に追加

接地線分離技術および複数電源を採用したＬＳＩにおいて、サージ電流による接地線の電圧降下に起因する内部回路の入力ゲートの絶縁破壊を防止する。 - 特許庁

Thus, an occurrence of a load capacity between the gate line GL and the sustaining capacity line SC can not only be controlled as much as possible but also an occurrence of vertical stripes can be prevented as much as possible.例文帳に追加

これにより、遮光膜１１Ａと、ゲート線ＧＬ及び保持容量線ＳＣとの間に負荷容量が生じることを極力抑えると共に、縦スジの発生を極力抑止することができる。 - 特許庁

An opening 1a is made at the surface on the indoor side of the module main body 1, and a gate device B connected to the power line L1 and the information line L2 is stored to face this opening 1a.例文帳に追加

モジュール本体１における室内側の表面には開口１ａが形成され、この開口１ａに臨ませて電力線Ｌ１および情報線Ｌ２に接続されたゲート装置Ｂを収納してある。 - 特許庁

To provide a flat display device in which a short-circuit failure occurring between a gate line and a data line or between electrodes of a thin film transistor can be easily repaired, and to provide a method for manufacturing the device.例文帳に追加

本発明はゲートラインとデータライン間に、または薄膜トランジスタの電極間から発生されるショート不良を容易にリペアできるようにした平板表示装置及びその製造方法に関する。 - 特許庁

Thus, especially, at the time of writing data, by a word line WL and a write column selection line WCSL connected to the gate electrode of the transistor N1, only one memory cell is selected.例文帳に追加

このため、特に、データの書き込み時にトランジスタＮ１のゲート電極に接続された書き込みカラム選択線ＷＣＳＬとワード線ＷＬとにより、１つのメモリセルのみを選択することができる。 - 特許庁

Thus, even if voltage of the search line SL connected to the gate is lowered, the ON current of the NMOS transistors N6 and N8 can be increased, so that the match line ML can be discharged at high speed.例文帳に追加

そのため、ゲートに接続されたサーチ線ＳＬを低電圧化しても、ＭＯＳトランジスタＮ６，Ｎ８のオン電流を大きくすることができ、マッチ線ＭＬを高速に放電することができる。 - 特許庁

The source line driver drives the source line by a potential between the substrate bias potential of the cell transistor and the selection gate transistor and a ground potential during a writing operation.例文帳に追加

上記ソース線ドライバは、書き込み動作時に、上記ソース線を上記セルトランジスタと上記選択ゲートトランジスタの基板バイアス電位と接地電位との間の電位で駆動するように構成されている。 - 特許庁

The overvoltage protection part has a Pch transistor P1 connected between the bus line 42 and the transistor N3 and a Nch transistor N2 connected between a back gate of the transistor P1 and the power supply line 41.例文帳に追加

過電圧保護部は、バスライン４２とトランジスタＮ３との間に接続されるＰｃｈトランジスタＰ１と、トランジスタＰ１のバックゲートと電源配線４１との間に接続されるＮｃｈトランジスタＮ２とを有する。 - 特許庁

When abnormality is generated in the communication line on the terminal side, a current passed through an input terminal L1A and a resistor 2 on one line side flows to the gate of a PUT(programmable unijunction transistor) 6 and a voltage drop V2d is generated in the resistor 2.例文帳に追加

端末側の通信線に異常が生じると、片線側の入力端子Ｌ１Ａ、抵抗２を通った電流はＰＵＴ６のゲートに流れ、抵抗２には電圧降下Ｖ２ｄが生じる。 - 特許庁

In the case of x4 bits constitution, any one column selecting gate out of the column selecting gates CS0-CS3 is conducted, a corresponding pair of bit line is connected to the pair of input/ output line IO0.例文帳に追加

×４ビット構成のときは、列選択ゲートＣＳ０−ＣＳ３のうちのいずれか１つの列選択ゲートが導通し、対応するビット線対と入出力線対ＩＯ０とが接続される。 - 特許庁

The feed part electrode of the light emitting thyristor is provided on the center line of the light emission part which passes through the gate wire and feed part wire or off the center line of the light emission part.例文帳に追加

このような発光サイリスタにおいて、給電部電極は、ゲート配線および給電部配線を通る、発光部の中心線上に設けられ、または、発光部の中心線をはずれた位置に設けられる。 - 特許庁

A first TFT 16A provided corresponding to the first sub pixel and a second TFT 16B provided corresponding to the second sub pixel are connected to a common gate bus line and a common source bus line.例文帳に追加

第１副画素に対応して設けられた第１ＴＦＴ１６Ａと、第２副画素に対応して設けられた第２ＴＦＴ１６Ｂは、共通のゲートバスラインおよび共通のソースバスラインに接続されている。 - 特許庁

In a liquid crystal display device which utilizes gate line reversal driving, a portion provided along a scanning line in the tip parts of a pixel electrode is formed by raising it with respect to the main surface of the electrode.例文帳に追加

ゲートライン反転駆動を適用する液晶表示装置においては、画素電極の端部のうち、走査線に沿って設けられた部分を画素電極の主面に対し盛り上げて形成する。 - 特許庁

Thus, gate voltages of pixel TFTs father from the scan line drive circuit 32 are made higher beforehand than those of pixel TFTs nearer to the scan line drive circuit 32.例文帳に追加

これにより、走査線駆動回路３２に近い位置にある画素ＴＦＴのゲート電圧よりも走査線駆動回路３２から遠い位置にある画素ＴＦＴのゲート電圧の方があらかじめ高い電圧にされる。 - 特許庁

A first transfer gate 240 provided between a memory cell MC and a bit line BL has P type and N type MOS transistors Xfer (P, N) connected to a sub-word line decoder SWDec.例文帳に追加

メモリセルＭＣとビット線ＢＬとの間に設けられた第１のトランスファーゲート２４０は、サブワード線デコーダＳＷＤｅｃに接続されたＰ型及びＮ型ＭＯＳトランジスタＸｆｅｒ（Ｐ，Ｎ）を有する。 - 特許庁

A sampling transistor Tr1 has its source and drain electrically connected when the gate is selected through a scanning line WS and samples a signal Vsig from a signal line DL to hold it in a hold capacitor C1.例文帳に追加

サンプリングトランジスタＴｒ１は、ゲートが走査線ＷＳによって選択された時ソース／ドレイン間が導通して信号線ＤＬから信号Ｖｓｉｇをサンプリングして保持容量Ｃ１に保持する。 - 特許庁

The gate of the driving transistor is connected to an erasing scan line and it can be selected whether or not to flow current by a potential of the erasing scan line.例文帳に追加

前記駆動用トランジスタのゲートを消去用の走査線に接続し、前記駆動用トランジスタは、前記消去用の走査線の電位により、電流を流せる状態、流せない状態に選択できる。 - 特許庁

A start pulse GSP is not inputted to the register R1 of an output terminal OG1 corresponding to the dummy line provided at an edge part, but is inputted to a next register R2 corresponding to the output terminal OG2 of a gate line.例文帳に追加

スタートパルスＧＳＰを、端部に設けられるダミーラインに対応した出力端子ＯＧ１のレジスタＲ１ではなく、ゲートラインの出力端子ＯＧ２に対応した次のレジスタＲ２に入力する。 - 特許庁

Each cross stick has one end overlapping with a pixel electrode of one pixel region, the other end overlapping with a pixel electrode of another pixel region, and a middle part overlapping with a gate line and/or a data line.例文帳に追加

前記クロススティックは、一端が１つの画素領域における画素電極と重なり、他端がもう１つの画素領域における画素電極と重なり、中部がゲートラインと／又はデータラインと重なる。 - 特許庁

The optoelecronic device is equipped with a plurality of pixel sections each; including a switch TFT having its gate connected to a scanning line and its source connected to a data line and a display element driven through it.例文帳に追加

電気光学装置は、走査線にゲートが接続され且つデータ線にソースが接続された、スイッチングＴＦＴ及びこれを介して駆動される表示素子を夫々含む複数の画素部を備える。 - 特許庁

A switching transistor 11b is made electrically conductive according to a control signal supplied from a gate signal line 17, samples the signal potential supplied from a source signal line 18 and holds the signal potential in a capacitor 19.例文帳に追加

スイッチ用トランジスタ１１ｂは、ゲート信号線１７から供給された制御信号に応じて導通し、ソース信号線１８から供給された信号電位をサンプリングしてコンデンサ１９に保持する。 - 特許庁

The main word line signal (MWLB) is supplied to gates of the first PMOS (Q1) and the first NMOS (Q2), and the sub-word line signal (FXB) is supplied to a gate of the second NMOS (Q3).例文帳に追加

メインワード線信号（ＭＷＬＢ）が前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）のゲートに、前記サブワード線信号（ＦＸＢ）が前記第２ＮＭＯＳ（Ｑ３）のゲートに各々供給される。 - 特許庁

To provide an E-ink display panel capable of utilizing a production line of an existing bottom gate type thin film transistor by adopting the bottom gate type thin film transistor for an active element array type substrate and capable of overcoming a top gate phenomenon which may be generated by voltage applied to a pixel electrode in conventional technology.例文帳に追加

アクティブ素子アレイ型基板でボトムゲート型薄膜トランジスタを採用することで、既存のボトムゲート型薄膜トランジスタの生産ラインを活用させ、かつ従来技術における画素電極に印加する電圧により生じるトップゲート現象を克服できる電子インク表示パネルを提供する。 - 特許庁

Compensation voltage control circuit 70 applies compensation voltage signals to holding capacitor lines 71, wherein the compensation voltage signals performs potential variation in an opposite direction at the adjacent holding capacitor lines 71, by using reference gate pulse signals that is the gate pulse signals input to a predetermined gate line 68.例文帳に追加

補償電圧制御回路７０は、所定の１本のゲート線６８に入力されるゲートパルス信号である基準ゲートパルス信号を用いて、隣接する保持容量線７１において逆方向に電位変化する補償電圧信号を、保持容量線７１に印加する。 - 特許庁

Thus, a capacitance of the correction TFT 22 changes during the fall of the gate voltage, the slope of fall of the gate voltage of the driver TFT 24 changes, and the gate voltage after the fall of the holding capacity line SC is set in accordance with the variation in the threshold values among the driver TFTs 24.例文帳に追加

従って、ゲート電圧の立ち下がり中に補正ＴＦＴ２２の容量値が変化し、駆動ＴＦＴ２４のゲート電圧の立ち下がり勾配が変化し、これによって駆動ＴＦＴ２４のしきい値変化に対応して、保持容量ラインＳＣ立ち下がり後のゲート電圧の設定が行える。 - 特許庁

A drain or a source of the first transistor TR1 is connected to an input of the first logic gate LG1, the gate of the first transistor TR1 is connected to an output of the first logic gate LG1 and a data reading circuit 11 is connected only to one bit line BL.例文帳に追加

第１のトランジスタＴＲ１のドレイン又はソースと第１の論理ゲートＬＧ１の入力とが接続され、かつ第１のトランジスタＴＲ１のゲートと第１の論理ゲートＬＧ１の出力とが接続されており、更に片方のビット線ＢＬにのみデータ読み出し回路１１が接続される。 - 特許庁

A Zener diode 23 is connected between the drain and gate of a power MOSFET 3, and when a serge voltage is detected in a power line L by an excess voltage detecting circuit 15, a driving circuit 16 turns the gate of the FET 3 into a high impedance state so that the drain and gate of the FET 3 can be clamped with a Zener voltage VZ.例文帳に追加

パワーＭＯＳＦＥＴ３のドレイン−ゲート間にツェナーダイオード２３を接続し、駆動回路１６は、過電圧検出回路１５によって電源線Ｌにサージ電圧が検出されるとＦＥＴ３のゲートをハイインピーダンス状態にして、ドレイン−ゲート間をツェナー電圧ＶZ でクランプさせる。 - 特許庁

To provide a mobile communication system, a gate exchange selection server and a gate exchange selection method, with which mobile equipment can acquire information even when a fault occurs on a transmission line from a subscriber exchange through a gate exchange to an information providing server.例文帳に追加

加入者交換機から関門交換機を介して情報提供サーバに至る伝送路上で障害が発生した場合においても、移動機が情報を取得することが可能な移動通信システム、関門交換機選択サーバ及び関門交換機選択方法を提供する。 - 特許庁

Accordingly, the capacitance value of the correcting TFT 22 varies during the fall of the gate voltage, and the slope of the fall of the gate voltage of the driving TFT 24 varies, whereby the gate voltage after the fall of the hold capacitance line SC can be set in accordance with the variation of the threshold value of the driving TFT 24.例文帳に追加

従って、ゲート電圧の立ち下がり中に補正ＴＦＴ２２の容量値が変化し、駆動ＴＦＴ２４のゲート電圧の立ち下がり勾配が変化し、これによって駆動ＴＦＴ２４のしきい値変化に対応して、容量ラインＳＣ立ち下がり後のゲート電圧の設定が行える。 - 特許庁

A gate output circuit 12 changes the voltage of a gate wiring Gi according to a prescribed rule during the time of one line time which is the selection period of the gate wiring Gi, and an analog switch circuit 26 changes from an on state to an off state at the timing complying with image data Dj.例文帳に追加

ゲート配線Ｇｉの選択期間である１ライン時間の間に、ゲート出力回路１２はゲート配線Ｇｉの電圧を所定の規則に従って変化させ、アナログスイッチ回路２６は画像データＤｊに応じたタイミングでオン状態からオフ状態に変化する。 - 特許庁

A gate wire of the liquid crystal display device is overlap-driven in two line periods with a gate scanning signal with a length of two horizontal cycles, and polarities of source drive signals corresponding to a gate scanning period are sequentially changed for each frame with four combinations of polarities ++, +-, -+, and --.例文帳に追加

液晶表示装置のゲート線を、２水平周期の長さを持つゲート走査信号で２ライン期間オーバーラップ駆動させ、ゲート走査期間に対応するソース駆動信号の極性を、＋ ＋、＋ −、− ＋および— —の４通りの極性の組み合わせでフレーム毎に順次変化させる。 - 特許庁

Gate wiring including gate lines and gate pads, and common electrode wiring including a common signal line 24 and common electrodes 25, 26 are formed on a substrate; a gate insulating film, a semiconductor layer, and a contact layer are successively vapor-deposited thereon; a conductor layer such as a metal is vapor-deposited; thereafter, a photo-sensitive film is formed on the conductor layer.例文帳に追加

基板の上に、ゲート線及びゲートパッド２３を含むゲート配線と、共通信号線２４及び共通電極２５，２６を含む共通電極配線とを形成し、その上にゲート絶縁膜、半導体層、接触層を連続蒸着し、金属などの導電体層を蒸着した後、導電体層上部に感光膜を形成する。 - 特許庁

A circuit comprising each of the gate lines GL1 to GLn and elements such as a TFT, a pixel capacitor and a compensation capacitor, directly or indirectly connected to the gate line, has electric characteristics in terms of a distributed constant.例文帳に追加

ゲートラインＧＬ１〜ＧＬｎのそれぞれと、そこに直接的にまたは間接的に接続されたＴＦＴ、画素容量、補償容量などの素子から構成される回路は分布定数的な電気的特定を有している。 - 特許庁

A structure of an NOR-type nonvolatile memory having a common-source-line configuration which has floating gates is characterized by that the overlap between its drain and its gate is larger than the overlap between its source and its floating gate.例文帳に追加

浮遊ゲートを有する共通ソース線構成のＮＯＲ型不揮発性フラッシュメモリ構造において、メモリセルのドレインとゲートとのオーバーラップが、ソースと前記浮遊ゲートとのオーバーラップよりも大きいことを特徴とする。 - 特許庁

A connection hole 10 of a rectangular cross-section is provided so as to pass through a gate insulating film 4 and a passivation film 8 and to expose ends of the gate wiring 5b and the source/drain electrode line 7.例文帳に追加

接続孔１０は、断面矩形状であり、ゲート絶縁膜４およびパッシベーション膜８を貫通しゲート配線５ｂおよびソース／ドレイン電極線７それぞれの端部を露出させるように、１個が設けられている。 - 特許庁

To provide a gate driving method for liquid crystal display device by which the line time can be expanded without degrading resolution by simultaneously driving a plurality of gate lines and making the falling time of scanning signals to be different.例文帳に追加

複数個のゲートラインを同時に駆動し、スキャン信号の下降時間を異にすることにより、解像度を落とさないで、また、ラインタイムを拡張させることができる液晶表示装置のゲート駆動方法を提供する。 - 特許庁

When the voltage of a gate line TG_i is changed from a potential e that is lower than the potential c to a potential f that is higher than the potential c, a transfer gate G_T transfers the accumulated charge to retention volume C_S to make the retention volume retain it.例文帳に追加

転送ゲートＧ_Tは、ゲート線ＴＧ_iの電圧が、電位ｃよりも低い電位ｅから電位ｃよりも高い電位ｆに変化した時に、上記の蓄積電荷を保持容量Ｃ_Sに転送して保持させる。 - 特許庁

A plurality of gate electrode lines 12, a plurality of signal lines 14 and a plurality of TFTs 30 each of which is arranged in each pixel in the vicinity of a position where the gate electrode 12 and the signal line 14 intersect with each other are formed on an element substrate of a liquid crystal apparatus.例文帳に追加

液晶装置の素子基板には、複数のゲート電極線１２と、複数の信号線１４と、これらが交差する位置の近傍に画素ごとに配置されたＴＦＴ３０とが形成されている。 - 特許庁

The gate and drain of the drive TFT 202 are connected with each other by a reset TFT 203, and the gate of the drive TFT 202 is connected via a reset capacitor 207 and a selection TFT 205 to a date line 107.例文帳に追加

駆動ＴＦＴ２０２のゲートドレイン間はリセットＴＦＴ２０３によって接続され、駆動ＴＦＴ２０２のゲートはリセット容量２０７，選択ＴＦＴ２０５を介しデータライン１０７に接続されている。 - 特許庁

To provide a liquid crystal display device having a video signal line of a bottom gate type TFT meeting respective required conditions of low resistance, dry etching resistance, selective wet etching of a gate insulating film, ≤2 laminated layers, and tapering of section.例文帳に追加

低抵抗、ドライエッチング耐性，ゲート絶縁膜との選択ウェットエッチング、積層数２層以下、断面のテーパ加工の各要件を満たすボトムゲート型ＴＦＴの映像信号線を有する液晶表示装置の提供。 - 特許庁

The second conductive layer to function as the gate electrode G is divided by each pixel, and each divided second conductive layer is electrically connected to the first conductive layer used for the gate line in each pixel.例文帳に追加

ゲート電極Ｇになる第二の導電層は各画素毎に分断されており、分断された個々の第二の導電層の部分は各画素内でゲート配線に使用される第一の導電層と電気的に接続されている。 - 特許庁