「The gate」に関連した英語例文の一覧と使い方(680ページ目) - Weblio英語例文検索

This integrated circuit device is composed of a bus, at least two units connected with the bus and a monitoring circuit 150 configured to monitor transactions between at least two units through the bus and store transaction information in the FPGA (Field Programmable Gate Array) embedded memory 151 and store bus monitoring information in the FPGA embedded memory at an FPGA design step during SoC design.例文帳に追加

本発明の集積回路装置はバスと、バスと連結された少なくとも二つの装置と、バスを通じた少なくとも二つの装置の間のトランザクションを観察し、トランザクション情報をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）エンベデットメモリに貯蔵するモニタリング回路とを含み、ＳｏＣ設計の時、ＦＰＧＡ設計段階でＦＰＧＡエンベデットメモリにバスモニタリング情報を貯蔵することができる。 - 特許庁

To provide a film inserted resin molded product having visibility, unnecassry to limit a film to a transparent film, to provide an adhesive layer, a heat-resistant layer or the like on a pattern at the time of production and to limit the position or size of the gate of a mold and capable of simplifying a manufacturing method to reduce a manufacturing cost, and its manufacturing method.例文帳に追加

視認性が良好で、フィルムを透明性のあるものに限定する必要がなく、絵柄に用いるインクを耐熱性や密着性の高いものに限定する必要がなく、また製造時に絵柄上に接着層や耐熱層などを設ける必要がなく、金型のゲートの位置や大きさを限定する必要がなく、製造方法が簡単で製造コストを低く抑えられる、フィルムインサート樹脂成形品とその製造方法を提供する。 - 特許庁

The power amplifying stage is constituted of high side and low side Nch power amplification transistors 7, 8 with common substrate potential and power supply voltage VDDG of an inverter 5 which controls gate voltage of the high side power amplification transistor 7 is set as voltage higher than power supply voltage VDDout of the power amplification transistor 7 by more than threshold voltage in consideration of a substrate bias effect of the power amplification transistor 7.例文帳に追加

電力増幅段を共通の基板電位のハイサイドおよびローサイドのＮｃｈの電力増幅トランジスタ７，８で構成し、ハイサイドの電力増幅トランジスタ７のゲート電圧を制御するインバータ５の電源電圧ＶＤＤＧを、その電力増幅トランジスタ７の電源電圧ＶＤＤoutよりも、その電力増幅トランジスタ７の基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定する。 - 特許庁

A driving transistor is arranged below a current supply line arranged below a partition wall arranged between two adjacent pixel electrodes, and has its gate electrically connected to one of the source side and drain side of a switching transistor, one of its source side and drain side electrically connected to the current supply line, and the other of the source side and drain side electrically connected to one of two adjacent pixel electrodes.例文帳に追加

駆動トランジスタを隣接する２つの画素電極の間に配置された隔壁の下に配置された電流供給線の下方に配置し、駆動トランジスタのゲートをスイッチングトランジスタのソース側又はドレイン側の一方と電気的に接続し、駆動トランジスタのソース側又はドレイン側の一方を電流供給線と電気的に接続し、駆動トランジスタのソース側又はドレイン側の他方を隣接する２つの画素電極の一方に電気的に接続した配置とする。 - 特許庁

The memory element 1 has the carbon nano-peapod 13 made of a single-layer carbon nano-tube containing fullerene molecules, and the carbon nano-peapod 13 is mounted on an insulating layer 121 laminated on a back gate electrode 11, and connected to a source electrode 14a and a drain electrode 14b provided at a predetermined distance, thereby constituting a memory cell such that the fullerene molecules hold memory information.例文帳に追加

メモリ素子１は、フラーレン分子を内包した単層カーボンナノチューブからなるカーボンナノピーポッド１３を有し、前記カーボンナノピーポッド１３が、バックゲート電極１１上に積層された絶縁層１２１上に載置されると共に、所定の距離離間して設けられたソース電極１４ａ及びドレイン電極１４ｂに接続され、前記フラーレン分子が、メモリ情報を保持するメモリセルとなるように構成されている。 - 特許庁

Two or more pixels, which include a photodiode for receiving light and generating optical charges, a transfer transistor connected to the photodiode for transferring the optical charges, and at least first and second plural storage capacitive elements for storing optical chargers, overflowing at the time of storage operation through the transfer transistor or an overflow gate, are arranged in one-dimensional or two-dimensional array in this constitution.例文帳に追加

光を受光して光電荷を生成するフォトダイオードと、前記フォトダイオードに接続され前記光電荷を転送する転送トランジスタと、前記転送トランジスタまたはオーバーフローゲートを介して蓄積動作時に前記フォトダイオードからあふれる光電荷を蓄積する少なくとも第１および第２の複数の蓄積容量素子と、を有する画素が一次元または二次元のアレイ状に複数個集積された構成とする。 - 特許庁

In a vacuum processing valve having a gate valve between two vacuum chambers, the valve is equipped with two flanges having an opening for an objective band article to pass through during carrying in or out, a valve holding the article and shielding a fluid, and a valve chamber constituting a passage for the article, and one of the flanges consists of a movable flexible flange.例文帳に追加

２個の真空チャンバー間にゲートバルブを配設されてなる真空処理装置において、前記ゲートバルブが、帯状の被処理物が搬入・搬出に際して通過する開口部分を有する２つのフランジと、帯状の被処理物を挟持して流体を遮断する弁と、帯状の被処理物の通路を構成する弁室とを具備し、該被処理物が通過する開口部分を有する２つのフランジの一方が、可動可能なフレキシブルフランジからなることを特徴とする真空処理装置のゲートバルブである。 - 特許庁

The high voltage switch circuit is provided with a pumping section which includes a NAND gate for outputting a pumping clock signal, according to the NAND of a clock signal and an enable signal and a transistor having a native transistor and triple wells, and outputs pumping voltage according to first high voltage and the pumping clock signal; and a switching section for transmitting second high voltage by using the pumping voltage.例文帳に追加

クロック信号とイネーブル信号の否定論理積によってポンピングクロック信号を出力するＮＡＮＤゲートと、ネイティブトランジスタとトリプルウェルを有するトランジスタとを含み、第１高電圧と前記ポンピングクロック信号によってポンピング電圧を出力するポンピング部と、前記ポンピング電圧によって第２高電圧を伝送するスイッチ部とを備えて、高電圧スイッチ回路を構成する。 - 特許庁

The wiring forming method is the one wherein a formed polysilicon film 13 and a formed WS film 15 on a silicon substrate 1 are so patterned into a wiring shape as to form a gate wiring 10 comprising the polysilicon film 13 and the WS film 15.例文帳に追加

シリコン基板１上に形成されたポリシリコン膜１３及びＷＳ膜１５を配線形状にパターニングして当該ポリシリコン膜１３及びＷＳ膜１５からなるゲート配線１０を形成する方法であって、ポリシリコン膜１３及びＷＳ膜１５の上方にＢＡＲＣ膜２１を形成し、このＢＡＲＣ膜２１上にフォトレジストを塗布し、このフォトレジストを配線形状に露光し、現像処理してレジストパターン３２を形成し、このレジストパターン３２をマスクにＢＡＲＣ膜２１をＣＨＦ_３ガスとＣＦ_４ガスとＯ_２ガスとからなる第１混合ガスでドライエッチングする。 - 特許庁

This CMOS image sensor includes a semiconductor substrate in which an active region and an element isolation region are segmented, a photodiode region and a transistor region which are formed on the active region, a gate electrode formed on the transistor region and having first and second heights, and a diffusion region formed by implanting impurity ions into the photodiode region and the transistor region.例文帳に追加

本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が区画された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、トランジスタ領域に形成された第１の高さと第２の高さを有するゲート電極と、フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、を含むことを特徴とする。 - 特許庁

In the horizontal insulated gate bipolar transistor, there are four or above stripe-like collectors which are insulated and separated from a semiconductor substrate, are formed by straddling a plurality of adjacent single crystal silicon regions, are formed on main surfaces of a plurality of the single crystal silicon regions, and are arranged in end parts of the single crystal silicone regions interposing stripe-like emitters arranged by making them face the collectors.例文帳に追加

本発明の横型絶縁ゲートバイポーラトランジスタは、半導体基板から互いに絶縁分離されていて隣接した複数の単結晶シリコン領域に跨って形成されており、前記複数の単結晶シリコン領域の各主表面に形成した、ストライプ形状のコレクタが、該コレクタに対向して配置したストライプ形状のエミッタを挟み、単結晶シリコン領域の端部に配置したコレクタの数が４つ以上ある。 - 特許庁

Takauji entered Kyoto and chased Emperor Godaigo, Yoshisada NITTA fled to the Hokuriku region with Imperial Prince Tsuneyoshi placed as Emperor and died in battle at Fujishima of the Echizen Province attacked by ASHIKAGA troops in 1338, and "Taiheiki" makes a description of Koto no naishi at around that time as in the following: Koto no naishi, who parted from Yoshisada NITTA at Imakatata beside Lake Biwa and spent days sadly in Kyoto, was invited by Yoshisada NITTA and started for Hokuriku, but at Somayama (present Najo Town, Fukui Prefecture), she knew that he had died in a battle and became a (female) priest seeing his head hung on a prison gate. 例文帳に追加

尊氏が上京して後醍醐天皇を追い、新田義貞は恒良親王らを奉じて北陸地方へ逃れ、足利軍の攻勢により1338年に越前国藤島で戦死するが、『太平記』においては、琵琶湖畔の今堅田において別れ、京にて悲しみの日々を送っていた勾当内侍は新田義貞に招かれ北陸へ向かうが、杣山（福井県南条町）において新田義貞の戦死を知り、獄門にかけられた新田義貞の首級を目にして落飾して比丘尼になったと描かれている。 - Wikipedia日英京都関連文書対訳コーパス

This is same man (Suketomo Kyo), who was once taking shelter from the rain in the gate of To-ji Temple, where there were gathered together many cripples with twisted arms and distorted legs bent backwards. Noting their various peculiar deformities he thought, 'These are all very strange freaks, and are certainly well worth preserving.' But, when he looked at them more closely, he soon lost all pleasure in them and, regarding them as ugly and vile, thought, 'Surely there can be nothing better than the unusual upright form.' So on his return home, his well-loved little trees, which he had collected and carefully trained into queer shapes to make his eyes glad, from that time forth no longer gave him any pleasure; for he felt that to love them was like loving those cripples. Accordingly, he dug up and threw away all his dwarf trees that he had cultivated in little pots. 例文帳に追加

この人、東寺の門に雨宿りせられたりけるに、かたは者どもの集まりゐたるが、手も足もねぢゆがみ、うちかへりて、いづくも不具に異様なるを見て、とりどりにたぐひなき曲者なり、もつとも愛するに足れりと思ひて、まもり給ひけるほどに、やがてその興つきて、見にくく、いぶせく覚えければ、ただすなほに珍しからぬ物にはしかずと思ひて、帰りて後、この間、植木を好みて、異様に曲折あるを求めて目を喜ばしめつるは、かのかたはを愛するなりけりと、興なく覚えければ、鉢に植ゑられける木ども、皆掘り捨てられにけり。 - Wikipedia日英京都関連文書対訳コーパス

The semiconductor chip suitable for manufacturing the semiconductor device includes: first and second transistors which are connected in series each other and turned ON/OFF complementarily each other; and a third transistor which is connected with an output circuit to output a signal to a first external terminal and the first and second transistor in series, with a gate electrode connected to a second external terminal.例文帳に追加

又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 - 特許庁

A lithography system is disclosed which includes a lithography patterning chamber, a wafer replacement chamber coupled to the lithography patterning chamber, and at least one alignment load-lock separated from the wafer replacement chamber by a second gate valve, wherein the at least one alignment load-lock includes an alignment stage for aligning a wafer.例文帳に追加

本発明のリソグラフィシステムは、リソグラフィシステムであって、リソグラフィのパターニングチャンバと、上記リソグラフィのパターニングチャンバに結合されたウェハ交換チャンバと、第２のゲートバルブによって上記ウェハ交換チャンバから分離された少なくとも１つのアライメントロードロックであって上記少なくとも１つのアライメントロードロックはウェハの位置を合わせるアライメントステージを含む少なくとも１つのアライメントロードロックとを含む。 - 特許庁

To provide a product ion spectrum creating method and apparatus, selecting each isotope peak at an ion gate to perform MS/MS measurement, and obtaining spectrum with good sensitivity without lowering the mass accuracy by reconfiguring MS/MS spectrum where the principal isotope peak is selected, and creating one product ion spectrum and comparing with the case of selecting only monoisotopic ions.例文帳に追加

本発明はプロダクトイオンスペクトル作成方法及び装置に関し、イオンゲートにて各同位体ピークを選択し、ＭＳ／ＭＳ測定をすることができ、主要な同位体ピークを選択したＭＳ／ＭＳスペクトルを再構成し、１つのプロダクトイオンスペクトルを作成することにより、モノアイソトピックイオンのみを選択する場合と比較して、質量精度を落とすことなく、感度のよいスペクトルを得ることができるプロダクトイオンスペクトル作成方法及び装置を提供することを目的としている。 - 特許庁

The liquid crystal display panel includes 1st pixel electrodes which are formed in odd-numbered rows of odd-numbered columns and even- numbered rows of even-numbered columns in areas formed by data lines and gate lines crossing them and 2nd pixel electrodes which are formed in odd- numbered rows of even-numbered columns and even-numbered rows of odd- numbered columns in the areas and different in polarity from the 1st pixel electrodes.例文帳に追加

複数のデータラインとこれに交差する複数のゲートラインとによって形成された領域中の奇数番目の列の奇数番目の行と偶数番目の列の偶数番目の行とに形成された第１画素電極と；前記領域中の偶数番目の列の奇数番目の行と奇数番目の列の偶数番目の行とに形成され、前記第１画素電極の極性とは相異する極性の第２画素電極とを含む液晶表示パネル。 - 特許庁

A semiconductor storage device includes: the TRUE side storage transistor and BAR side storage transistor; selection transistors connected between drains of both storage transistors and corresponding bit lines; a word line connected to gates of two selection transistors; a flip-flop composed by cross connecting two CMOS inverters; and two gate transistors connected between the drains of respective storage transistors and corresponding input/output section of the flip-flop.例文帳に追加

ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 - 特許庁

This output circuit has a level conversion circuit including a VDDH-ΔV amplitude generation circuit 3, a Vref=ΔV generation circuit 4, a VDDL-ΔV amplitude generation circuit 5, etc., and improves driving force because the levels of nodes N1 and N2 become equal to ΔV=VDDH-VDDL and the gate bias of PMOS transistors Qp1 and Qp2 can become the largest.例文帳に追加

ＶＤＤＨ−ΔＶ振幅生成回路３、Ｖｒｅｆ＝ΔＶ生成回路４、ＶＤＤＬ−ΔＶ振幅生成回路５などを含むレベル変換回路を有する出力回路であって、ＰＭＯＳトランジスタＱｐ１，Ｑｐ２がオンするとき、ノードＮ１，Ｎ２のレベルがΔＶ＝ＶＤＤＨ−ＶＤＤＬに等しくなり、ＰＭＯＳトランジスタＱｐ１，Ｑｐ２のゲートバイアスを最大に取ることができるので、駆動力の向上が図れる。 - 特許庁

A flip-flop having a function for shifting normal input data to output and a function for setting a value to be outputted fixedly and outputting the set values cyclically according to a clock is employed in at least a part of a path of logic circuit formed between an external input and an external output and a desired fixed value is outputted to a gate connected with the path thus activating the path.例文帳に追加

通常の入力データを出力にシフトする機能と共に、固定的に出力させたい値を設定でき、且つこの設定値をクロックに従って循環的に出力する機能を持ったフリップフロップを、外部入力から外部出力の間に形成された論理回路によるパスの少なくとも一部に用いることにより、所望の固定値を前記パスに接続されるゲートなどに出力して前記パスの活性化を図る。 - 特許庁

To make a generated test pattern satisfy a test pattern verification condition using an original net list, and to prevent a strobe error from occurring in a test pattern verification process using the original net list, even when generating the test pattern of a ROM-mixed LSI, using a test pattern automatic generation tool of handling the net list of a gate level.例文帳に追加

ゲートレベルのネットリストを扱うテストパターン自動生成ツールを使用してＲＯＭ混在ＬＳＩのテストパターンを生成する場合であっても、生成されるテストパターンがオリジナルのネットリストを使用したテストパターン検証条件を満たすようにし、オリジナルのネットリストを使用したテストパターン検証工程においてストローブエラーが発生しないようにすることができるテストパターン自動生成方法を提供する。 - 特許庁

This device is provided with a field programmable gate array 11 which is rewritable in on-board state, is provided with a main function as a programmable controller and performs processing to a sequence instruction and a microprocessor 3 which has a network interface function executable parallelly with the operation of the main function of the programmable controller and performs processing to a microprocessor instruction besides a sequence instruction.例文帳に追加

オンボードにて書替え可能であり、プログラマブルコントローラとしての主要機能を備え、シーケンス命令に対する処理を行うフィールドプログラマブルゲートアレイ１１と、前記プログラマブルコントローラとしての主要機能の動作と並列的に実行可能なネットワークインタフェース機能を有し、前記シーケンス命令以外のマイクロプロセッサ命令に対する処理を行うマイクロプロセッサ３を備える。 - 特許庁

In a solid state imaging device comprising a plurality of pixel cells, each pixel cell includes a photoelectric conversion element provided in a semiconductor substrate and storing signal charges by performing photoelectric conversion of incident light, and a transistor for transferring the signal charges stored in the photoelectric conversion element to a floating junction wherein at least one transfer transistor has a gate electrode covering the photoelectric conversion element.例文帳に追加

本発明の１態様による固体撮像装置は、複数の画素セルを具備する固体撮像装置であって、各画素セルは、半導体基板中に設けられ、入射光を光電変換して信号電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された前記信号電荷をフローティングジャンクションに転送する転送トランジスタとを含み、少なくとも１個の前記転送トランジスタは、前記光電変換素子の上方を覆って設けられたゲート電極を具備する。 - 特許庁

When switching power transistor 1 is on, a rectifying transistor 7 is off while the switching power transistor 1 is off, the rectifying transistor 7 is shorted between a drain and a gate to be used as a diode in forward bias mode, thus switching the switching power transistor 1 and switching of an electrostatic induction transistor are in synchronous rectification.例文帳に追加

スイッチング用パワートランジスタ１がＯＮ時は、整流用トランジスタ７はＯＦＦし、スイッチング用パワートランジスタ１がＯＦＦ時は、整流用トランジスタ７のドレイン・ゲート間を短絡し、順バイアスモードのダイオードとして使用し、スイッチング用パワートランジスタ１がＯＮ時は、整流用トランジスタ７はＯＦＦし、スイッチング用パワートランジスタ１がＯＦＦ時は、整流用トランジスタ７のドレイン・ゲート間を短絡し、順バイアスモードのダイオードとして使用し、スイッチング用パワートランジスタ１のスイッチングと静電誘導型トランジスタのスイッチングとを同期整流とした昇圧チョッパー回路とする。 - 特許庁

Thereafter, an LDD region is formed in a self-alignment manner by injecting an impurity element into a semiconductor layer through the region with the smaller thickness of the gate electrode.例文帳に追加

回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、該領域より膜厚の薄い領域を片側側部に有する非対称のレジストパターンを形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成する。 - 特許庁

Otherwise, the semiconductor chip suitable to be used for manufacturing the semiconductor device includes: an output circuit which has first and second transistors connected to each other in series and switched ON and OFF respectively complementarily and outputs a signal to a first external terminal; and a third transistor which is connected to the first and second transistor in series and in which a gate electrode is connected to a second external terminal.例文帳に追加

又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 - 特許庁

The outer circumferential dielectric strength part equipped with field plates is so structured that Zener diode groups 18a to 18e are arranged at a straight part B1 in order from a cell part to the outer circumference, and connected stepwise from a field plate 17a which is electrically connected to a gate electrode of the cell to a field plate 17g which is electrically connected to a semiconductor substrate 1.例文帳に追加

フィールドプレートが備えられた外周耐圧部において、直線部Ｂ１では、セル部から外周に向かう方向で複数のツェナーダイオード群１８ａ〜１８ｅが順に配置され、セル部のゲート電極に電気的に接続されたフィールドプレート１７ａから半導体基板１に電気的に接続されたフィールドプレート１７ｇとの間でツェナーダイオード群１８ａ〜１８ｅが階段状に接続されている構造とする。 - 特許庁

In this FET, a structure in which embedded is a carrier generating electrode 206 which can inject carriers into the semiconductor film 205 at the time of gate signals is formed.例文帳に追加

少なくとも、ゲート電極２０２と、ゲート電極２０２に接して形成されたゲート絶縁膜２０３と、ゲート絶縁膜２０３に接して形成された有機半導体膜２０５と、有機半導体膜２０５に接して形成された少なくとも一対のソース−ドレイン電極（２０４および２０７）とが、絶縁表面を有する基板２０１上に設けられた有機電界効果トランジスタにおいて、ゲート信号時に有機半導体膜２０５の中にキャリアを注入できるキャリア発生電極２０６を埋め込む構造を形成する。 - 特許庁

To provide a gasket 1 nipped between two members to provide sealing action, formed as a single product of a rubber-like elastic body by injection molding or pouring molding, bonded and fixed to either of two members after molding, and preventing reduction of sealing property of the gasket 1 even if a gate trace 7 remains in the gasket 1, thereby providing excellent sealing property.例文帳に追加

二部材間に挟まれてシール作用を奏するガスケット１であって、射出成形または注入成形によってゴム状弾性体の単体品として成形され、成形後に前記二部材のうちの一方の部材に接着固定されるガスケット１において、ガスケット１にゲート痕７が残ってもこれがガスケット１のシール性を低下させることがなく、もって優れたシール性を発揮することが可能なガスケット１を提供する。 - 特許庁

In the compound objective lens 10 for an optical pickup device, first and second objective lens parts 1 and 2 are disposed in parallel and a gate 4 is disposed in a direction in which the objective lens parts 1 and 2 are arranged side by side.例文帳に追加

光ピックアップ装置用の複合対物レンズ１０は、第１及び第２対物レンズ部１、２が並列的に配置されており、ゲート４が、各対物レンズ部１、２が並ぶ連設方向に配置され、各対物レンズ部１、２の光軸方向から見た外形形状が、ゲート４側の一端から互いに離れるように広がる第１曲線部１４ａ、１４ｂと、ゲート４の反対側の他端に位置し、直線ＣＬに垂直な第１直線部１１と、第１曲線部１１と第１直線部１１との間にあって、第１曲線部１４ａ、１４ｂのそれぞれ一方に連続し、直線ＣＬに平行な第２直線部１３ａ、１３ｂとを備える。 - 特許庁

In this reset circuit of a microcomputer incorporated with a first reset circuit 81 for inputting a reset signal to a reset signal input terminal for initializing a CPU 2, the reset input terminal is provided with a switch circuit 84 configured of a field programmable gate array for selectively inputting either a reset signal from an externally installed second reset circuit or a reset signal from the first reset circuit or both of them.例文帳に追加

ＣＰＵ２を初期化するリセット信号入力端子にリセット信号を入力する第一リセット回路８１が内蔵されたマイクロコンピュータのリセット回路であって、前記リセット入力端子に、外部に設けられた第二リセット回路からのリセット信号または前記第一リセット回路からのリセット信号の何れかまたは双方を選択的に入力可能に設定するフィールドプログラマブルゲートアレイで構成されるスイッチ回路８４が設けられている。 - 特許庁

In ultrahigh speed time-resolved fluorometric spectroscopy, a optical Kerr shutter due to optical Kerr effect caused by electronic response is constituted and highly repeated femtosecond pulse laser beam is used as gate beam 1 to open and close the shutter and a sample 4 is irradiated with separate laser beam or beam subjected to wavelength conversion and emitted fluorescence 5 is temporally discharged by the shutter and spectrally diffracted to obtain a spectrum by a multichannel photodetector.例文帳に追加

超高速時間分解蛍光分光方法において、電子応答に起因する光カー効果による光カーシャッターを構成し、高繰り返しのフェムト秒パルスレーザー光をゲート光１としてシャッターを開閉し、別途レーザー光あるいは波長変換された光を試料４に照射し、放出される蛍光５を前記シャッターで時間的に切り出した後、分光しマルチチャンネル光検出器によりスペクトルを取得する。 - 特許庁

To provide an EPROM device which can improve datagram retention property in a single poly OTP (one time programmable) cell, and prevent leak of electron charged at a floating gate, and provide a semiconductor device which can secure the datagram retention property in the single poly OPT cell, and HCI and insulating properties in a transistor constituting a main chip in other regions except OTP cell region simultaneously, and its manufacturing method.例文帳に追加

シングルポリＯＴＰセルにおけるデータリテンション特性を向上させ、フローティングゲートに荷電された電子の漏れを防止できるＥＰＲＯＭ素子と、シングルポリＯＴＰセルにおけるデータリテンション特性を確保すると同時に、ＯＴＰセル領域を除いた他の領域でメインチップを構成するトランジスタにおけるＨＣＩ特性及び絶縁特性を確保できる半導体素子及びその製造方法を提供する。 - 特許庁

To reduce power consumption and further efficiently avoid influence from a neighboring pixel when setting gradation from setting of voltage to a capacitor provided between gate sources to a transistor driving by current a light emitting element by source follower circuit configuration by being applied to a self-luminous display device by current drive of, for instance, an organic EL display device concerning the display device and a method for driving the display device.例文帳に追加

本発明は、ディスプレイ装置及びディスプレイ装置の駆動方法に関し、例えば有機ＥＬ表示装置等の電流駆動による自発光の表示装置に適用して、ソースフォロワ回路構成により発光素子を電流駆動するトランジスタに対して、ゲートソース間に設けたコンデンサへの電圧の設定により階調を設定する場合に、消費電力を低減し、さらには隣接する画素からの影響を有効に回避することができるようにする。 - 特許庁

To provide a technique which increases a speed of write/read of an element and improves a fresh characteristic of the element by designing the semiconductor element so as to form a recess channel area and a fin type channel area on its lower portion, especially, utilizing an island type recess gate mask exposing a predetermined active area and an element separating structure adjacent to it, concerning a semiconductor element and its manufacturing method.例文帳に追加

半導体素子及びその製造方法に関し、特に所定の活性領域とこれと隣接した素子分離構造を露出するアイランド型リセスゲートマスクを利用してリセスチャンネル領域とその下部にフィン型チャンネル領域を形成するよう半導体素子を設計することにより、素子の書込み及び読取り速度を向上させることができ、素子のリフレッシュ特性を改善することができる技術を提供する。 - 特許庁

A lithography system comprises a patterning chamber of lithography, a wafer replacement chamber coupled with the patterning chamber of lithography, and at least one alignment load lock separated from the wafer replacement chamber by a second gate valve wherein at least one alignment load lock comprises at least one alignment load lock including a stage for aligning a wafer.例文帳に追加

本発明のリソグラフィシステムは、リソグラフィシステムであって、リソグラフィのパターニングチャンバと、上記リソグラフィのパターニングチャンバに結合されたウェハ交換チャンバと、第２のゲートバルブによって上記ウェハ交換チャンバから分離された少なくとも１つのアライメントロードロックであって上記少なくとも１つのアライメントロードロックはウェハの位置を合わせるアライメントステージを含む少なくとも１つのアライメントロードロックとを含む。 - 特許庁

The diffused layer 205b, gate electrode 204 and lower electrode 210 are connected by a common contact 208 which is formed in the interlayer insulating film 207.例文帳に追加

半導体基板２０１に形成された拡散層２０５ａ，２０５ｂと、半導体基板２１０の上にゲート絶縁膜２０３を介して形成されたゲート電極２０４と、半導体基板２０１上にゲート電極２０４を被覆して形成された層間絶縁膜２０７と、層間絶縁膜２０７上に形成されて、下部電極２１０、誘電体膜２１１および上部電極２１２の積層構造からなるキャパシタとを有し、拡散層２０５ｂ、ゲート電極２０４および下部電極２１０が、層間絶縁膜２０７に形成された共通のコンタクト２０８によって接続された構造を有する。 - 特許庁

The voltage-compliant multiple-stage extrinsic transconductance amplification high electron mobility transistor has a buffer layer, a main channel layer, a superlattice structure having a cumulative thickness of GaInAs/GaAs, a single-atom δ-doping career supply layer, a gate Schottky contact layer, a drain/source ohmic contact layer, successively disposed on a semiconductor substrate, in which the superlattice structure includes a barrier layer and a subchannel layer.例文帳に追加

電圧順応性のある多段階外因相互コンダクタンス増幅高電子移動度トランジスタは、半導体基板上に、順に、バッファ層と、主チャンネル層と、ガリウムインジウム砒素/ガリウム砒素の厚さが累積的である超格子構造と、単原子δ-ドーピングキャリア供給層と、ゲートショットキーコンタクト層と、ドレーン/ソースオーミックコンタクト層とが配置され、その中で、上記超格子構造には、障壁層とサブチャンネル層とがある。 - 特許庁

(Note 2) In principle, removal costs (costs to demolish existing buildings pertaining to rebuild or remove existing facilities, unless incurred integrally with refurbishment of facility), exterior work costs ( an outside light, a gate, a fence, a parking lot, planting, and etc. excluding those integrally developed with necessity.), costs of relocation of existing facilities and facility construction costs not directly connected with the facility itself will not apply. The same applies for survey design costs, facility costs, and facility rental charges. 例文帳に追加

（注２）原則として、撤去費（建て替えに伴う既存建物解体費、既存設備の撤去費など。ただし、既存建物の改修工事と一体的に解体や撤去を行う場合を除く。）、外構工事費（外灯、門扉、フェンス、駐車場、植栽等。建物本体と一体的に整備する必要があるものを除く。）、既存設備の移設に要する経費及び施設本体に直接関係のない施設工事費等は補助対象とはならない。調査設計費、設備費等及び施設賃借料についても同様とする。 - 経済産業省

A scanning line GW1 and first routing wiring RD1 which are made of a gate material are connected by a conductive material 17 causing a contact resistance via a contact part CT, whereby a length of the scanning line GW1 is equalized to that of a scanning line GW3 bridge-connected to second routing wiring RU1 made of a source material, by a conductive material 14 via contact holes 12 and 13.例文帳に追加

ゲート材料で形成された走査線ＧＷ１と第１引き回し配線ＲＤ１とを、コンタクト部ＣＴを介して接触抵抗を生じさせる導電性材料１７により接続することで、走査線ＧＷ１の長さを、ソース材料で形成された第２引き回し配線ＲＵ１とコンタクトホール１２及び１３を介して導電性材料１４によってブリッジ接続された走査線ＧＷ３の長さを同一になるようにする。 - 特許庁

A film obtained from the composition is useful as a hole injection layer in organic electronic devices, including electroluminescent devices such as, for example, organic light-emitting diode (OLED) displays, as a hole extraction layer in organic optoelectronics devices such organic photovoltaic devices, and in combination with metal nanowires or carbon nanotubes in applications such as drain, source, or gate electrodes in thin film field effect transistors.例文帳に追加

本発明の組成物から得られる膜は、例えば有機発光ダイオード（ＯＬＥＤ）ディスプレイ等のエレクトロルミネッセンスデバイスを含む有機エレクトロニクスデバイスにおける正孔注入層として、有機光電デバイス等の有機オプトエレクトロニクスデバイスにおける正孔引抜き層として、金属ナノワイヤーまたはカーボンナノチューブと組み合わせて薄膜電界効果トランジスタにおけるドレイン、ソースまたはゲート電極等の用途に有用である。 - 特許庁

An electronic device comprises: multiple partially formed thin film transistors, each of which includes some of a gate contact, a source contact, a drain contact, and a semiconductor; a jet-printed material that is deposited on selected partially formed transistors to form completed transistors; and readout electronic devices to detect signals from the transistors and generate an encoded bit stream.例文帳に追加

電子デバイスであって、ゲートコンタクト、ソースコンタクト、ドレインコンタクト、半導体のうちのいくつかを備え、複数の部分的に形成された薄膜トランジスタと、部分的に形成されたトランジスタのうちの選択されたものの上に蒸着され、完全なトランジスタを構成するジェット印刷された材料と、トランジスタからの信号を検出し、符号化されたビットストリームを生成する読み出し用電子機器とを備える。 - 特許庁

To provide an MOS transistor having a high drain breakdown voltage, small capacitance between a drain-source region and a gate electrode, and a high junction breakdown voltage of a channel stop and a source-drain region formed under a field oxide film, which are impossible in a conventional MOS transistor having an LDD structure and having an intermediate breakdown voltage structure capable of controlling the drain breakdown voltage.例文帳に追加

本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であったドレイン耐圧が大きく、ドレイン・ソース領域とゲート電極間の容量が小さく、フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを提供することを目的とする。 - 特許庁

In a buried bit line type flash memory arranged such that a bit line 5 functioning as source-drain formed by implanting impurity ions into a semiconductor substrate 1 intersects a word line 7 functioning as a gate electrode, a three layer structure ONO film 6 of silicon oxide film/silicon nitride film/silicon oxide film is formed after impurity ions for forming the bit line 5 are implanted and annealing for activation is performed.例文帳に追加

半導体基板１に不純物がイオン注入されて形成されたソース／ドレインとして機能するビットライン５と、ゲート電極として機能するワードライン７とが交差する構成の埋め込みビットライン型フラッシュメモリにおいて、ビットライン５を形成するための不純物のイオン注入及びその活性化のためのアニール処理を行った後に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。 - 特許庁

In a downstream token sorting device 34, a large-diameter token slide contact part 520 in a notch 514 of a gate plate 302 is located higher than the upper end of a small-diameter token.例文帳に追加

下流側メダル選別装置３４において、ゲートプレート３０２の切欠き５１４の大径メダル摺接部５２０が小径メダルの上端よりも高く位置しているので、スロットマシンに使用するメダルとして直径が３０mmの大径メダル７０１を選択した場合、メダル投入口７２に投入された小径メダルは、メダルブロッカ２５１により上部が切欠き５１４から押し出され、ゲートプレート３０２の傾斜壁部５１５へ倒され、転送レール部５１１から脱落する。 - 特許庁