「bist」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

BIST CIRCUIT, SEMICONDUCTOR DEVICE, AND COMMAND PATTERN GENERATION METHOD OF BIST CIRCUIT例文帳に追加

ＢＩＳＴ回路、半導体装置及びＢＩＳＴ回路のコマンドパターン生成方法 - 特許庁

CONFORMING METHOD OF SCANNING BIST ARCHITECTURE TO LOW ELECTRIC POWER OPERATION AND SCANNING BIST TESTING CONSTITUTION例文帳に追加

低電力動作への走査ＢＩＳＴアーキテクチャの適合方法および走査ＢＩＳＴ試験構成 - 特許庁

To improve efficiency and reliability of a memory-incorporated integrated circuit having a BIST block.例文帳に追加

BISTブロックを有するメモリ内蔵集積回路の効率化と高信頼性化を目的とする。 - 特許庁

LOGIC BIST CIRCUIT AND MODULO CIRCUIT例文帳に追加

ロジックＢＩＳＴ回路及びモジュロ回路 - 特許庁

BIST CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

ＢＩＳＴ回路および半導体集積回路 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT AND BIST CIRCUIT DESIGN METHOD例文帳に追加

半導体集積回路、及びＢＩＳＴ回路設計方法 - 特許庁

BIST SYSTEM AND SEMICONDUCTOR MEMORY DEVICE例文帳に追加

ＢＩＳＴシステム及び半導体記憶装置 - 特許庁

DEVICE AND METHOD FOR VERIFYING LOGIC BIST例文帳に追加

ロジックＢＩＳＴの検証装置及び検証方法 - 特許庁

The BIST circuit 10 includes an address generator 13.例文帳に追加

ＢＩＳＴ回路１０は、アドレス生成器１３を備える。 - 特許庁

The proposed programmable memory BIST (Built-In Self Test) architectures could be used to test memories in different stages of their fabrication. 例文帳に追加

ここに提案するプログラマブルメモリBIST（組込み自己試験）アーキテクチャは、メモリをその製造過程の異なる段階でテストするのに使われよう。 - コンピューター用語辞典

A BIST circuit is divided into a BIST sub-circuit 1, a data input circuit 4 with every memory 2A, 2B, 2C and a data output circuit 5.例文帳に追加

ＢＩＳＴ回路をＢＩＳＴサブ回路１と、メモリ２Ａ，２Ｂ，２Ｃごとのデータ入力回路４およびデータ出力回路５とに分割する。 - 特許庁

This SOC with built-in self-test circuit comprises an IP block including a BIST logic circuit and a BIST control part.例文帳に追加

ＢＩＳＴロジック回路を含むＩＰブロックとＢＩＳＴコントロール部とを備えることを特徴とする内蔵型セルフテスト回路を有するＳＯＣ。 - 特許庁

To perform an efficient burn-in testing in a semiconductor integration circuit loaded with a hard macro, having a BIST circuit and to enhance the trouble detection ratio of the BIST circuit.例文帳に追加

ＢＩＳＴ回路を有するハードマクロを搭載する半導体集積回路において、効率的なバーンインテストを行うことを目的とする。 - 特許庁

To provide scanning BIST architecture to be conformed to low electric power scanning BIST architecture.例文帳に追加

低電力走査ＢＩＳＴアーキテクチャに適合される走査ＢＩＳＴアーキテクチャを提供すること。 - 特許庁

This device is a self-test circuit BIST incorporated in a memory device, responding to an external test activating signal, and activated.例文帳に追加

本発明は、メモリデバイス内に内蔵され、外部から試験活性化信号に応答して活性化する自己試験回路BISTである。 - 特許庁

The BIST main circuit 10 is provided commonly for a plurality of memories, the BIST sub-circuit 20 is provided individually for each memory.例文帳に追加

ＢＩＳＴメイン回路１０は、複数のメモリに共通に設けられ、ＢＩＳＴサブ回路２０は、メモリに個別に対応して設けられる。 - 特許庁

To provide a circuit for performing an inspection in a logic BIST, and to provide a method for easily diagnosing a fault in the logic BIST using the circuit, even when a fault occurs on a scan path.例文帳に追加

スキャンパス上に故障があった場合にも、ロジックＢＩＳＴでの検査を可能にするための回路を提供する。 - 特許庁

To provide a built-in self test (BIST) network using a hierarchy of a universal BIST scheduler (UBS) for scheduling and coordinating testing of elements such as regular structure BIST (RSB) elements and random logic BIST (RLB) elements.例文帳に追加

規則構造組込み自己テスト（ＢＩＳＴ）（ＲＳＢ）要素およびランダム・ロジックＢＩＳＴ（ＲＬＢ）要素などの要素のテストをスケジューリングし、調整するためのユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）の階層を使用したＢＩＳＴネットワークを提供すること。 - 特許庁

To increase portions to be tested by a memory BIST and scan testing.例文帳に追加

メモリＢＩＳＴとスキャンテストとによりテスト可能な部分を増やす。 - 特許庁

This achieves facilitation of the test of the BIST circuit itself.例文帳に追加

このことが、ＢＩＳＴ回路自身のテストの容易化を達成する。 - 特許庁

To provide a semiconductor memory in which an increment in pattern area is suppressed to the minimum and a BIST circuit which can obtain redundancy relieving information is realized, a fault rate of the BIST circuit itself can be reduced by using simple algorithm and its test method.例文帳に追加

パターン面積の増加を最低限に抑えてリダンダンシ救済情報を取得可能なBIST回路を実現し、簡易なアルゴリズムを使用してBIST回路自体の故障率を下げることが可能な半導体記憶装置およびそのテスト方法を提供する。 - 特許庁

BIST CIRCUIT BUILT-IN SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND TESTING METHOD FOR IT例文帳に追加

ＢＩＳＴ回路内蔵半導体集積回路装置およびテスト方法 - 特許庁

The BIST system 100 includes a demodulator 136 having a BIST pattern generator 137 that injects a BIST pattern to a data stream of a communication satellite 130.例文帳に追加

ＢＩＳＴシステム１００は、通信衛星１３０のデータ・ストリームにＢＩＳＴパターンを注入するＢＩＳＴパターン発生器１３７を有する復調器１３６を含む。 - 特許庁

Furthermore, by providing a burn-in/scanning control circuit 407 to the BIST circuit 401, the scanning test of the BIST circuit 401 can be conducted, and the trouble detection ratio of the BIST circuit 401 can be enhanced.例文帳に追加

さらに、ＢＩＳＴ回路４０１にバーンイン・スキャン制御回路４０７を設けることによりＢＩＳＴ回路４０１をスキャンテストすることが可能となり、ＢＩＳＴ回路４０１の故障検出率を向上させることもできる。 - 特許庁

BIST comparators 123, 131, 133, 166 at a downstream in the data stream compare the BIST pattern received by them with a known prescribed BIST pattern.例文帳に追加

データ・ストリームにおける下流側にあるＢＩＳＴ比較器１２３、１３１、１３３、１６６は、それが受信したＢＩＳＴパターンを、既知の所定ＢＩＳＴパターンと比較する。 - 特許庁

The method comprises externally resetting a dual mode BIST controller, performing at least one of a LBIST and a MBIST from the dual mode BIST controller, and obtaining the results of the performed BIST.例文帳に追加

この方法は、デュアル・モードＢＩＳＴ制御装置を外部からリセットすること、デュアル・モードＢＩＳＴ制御装置からＬＢＩＳＴおよびＭＢＩＳＴのうち少なくとも１つを実行すること、ならびに実行されたＢＩＳＴの結果を取得することを含む。 - 特許庁

A test control circuit 4 has; a detector 12 which detects termination of a memory test which a BIST circuit 2A performs and outputs a reset signal; and a BIST circuit controller 13 which makes the BIST circuit 2A operate repeatedly based on the reset signal.例文帳に追加

本発明にかかるテスト制御回路４は、ＢＩＳＴ回路２Ａが実行するメモリテストの終了を検出し、リセット信号を出力する検出器１２と、リセット信号に基づきＢＩＳＴ回路２Ａを繰り返し動作させるＢＩＳＴ回路コントローラ１３とを有することを特徴とするものである。 - 特許庁

SEMICONDUCTOR DEVICE WITH SOLID STATE IMAGING ELEMENT AND BIST CIRCUIT AND IMAGE DIAGNOSIS METHOD例文帳に追加

固体撮像素子及びＢＩＳＴ回路を備えた半導体装置及び画像診断方法 - 特許庁

The BIST circuit 4 has a sequence circuit 8 and a power source voltage control circuit 10.例文帳に追加

ＢＩＳＴ回路４は、シーケンス回路８と電源電圧制御回路１０を有する。 - 特許庁

The semiconductor integrated circuit 50 is provided with a BIST circuit 1 and a memory collar 2.例文帳に追加

半導体集積回路５０には、ＢＩＳＴ回路１及びメモリカラー２が設けられる。 - 特許庁

Testing functions by a BIST are increased by increasing the ways in the testing modes for the test.例文帳に追加

テストのためのアドレシングモードの多様化によりＢＩＳＴによるテストの高機能に資する。 - 特許庁

TX and RX are connected by a loop-back path 400 and BIST processing is executed.例文帳に追加

ＴＸとＲＸとがループバック径路４００で結合されてＢＩＳＴ処理が実行される。 - 特許庁

By the memory test circuit described in this embodiment, the memory BIST is made for all the bits in a real array section and a redundancy section of a memory MEMR under test in the direct memory BIST mode, and the memory BIST can be made only for the bits in the real array section of the memory MEMR under test in the redundant memory BIST mode.例文帳に追加

これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部と冗長部との全てのビットを対象としたメモリＢＩＳＴを実行し、リダンダンシメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部のビットのビットのみを対象としたメモリＢＩＳＴを実行することができる。 - 特許庁

To improve accuracy of detecting defect of a BIST circuit testing memories incorporated in ECC.例文帳に追加

ＥＣＣ搭載メモリをテストするＢＩＳＴ回路の不良検出精度を向上させる。 - 特許庁

The MUBS also may interface with an external testing device which initiates BIST testing.例文帳に追加

ＭＵＢＳはまた、ＢＩＳＴテストを開始する外部テスト・デバイスとインターフェースすることができる。 - 特許庁

A semiconductor device 1 includes a BIST circuit 42 which detects a defective bit of a connected DRAM, and obtains an address of the detected defective bit, a nonvolatile eFuse macro 13 holding the address of the defective bit of the DRAM 2 detected by the BIST circuit 42, and a repair register 51 storing bit information of the address of the defective bit.例文帳に追加

半導体装置１は、接続されるDRAM２のビット不良を検出し、検出したビット不良のアドレスを得るBIST回路４２と、BIST回路４２により検出されたDRAM２のビット不良のアドレスを保持する不揮発性のeFuseマクロ１３と、ビット不良のアドレスのビット情報を記憶するリペアレジスタ５１とを有する。 - 特許庁

In the device, an up counter 12 and an down counter 13 are provided on a BIST circuit 1.例文帳に追加

ＢＩＳＴ回路１に、アップカウンタ１２とダウンカウンタ１３を備える。 - 特許庁

To provide a semiconductor device for reducing a circuit area of a command generation part of a BIST circuit.例文帳に追加

ＢＩＳＴ回路のコマンド発生部の回路面積を縮小し得る半導体装置を提供する。 - 特許庁

The logic BIST circuit 10 has a pattern generator 12 generating input data.例文帳に追加

ロジックＢＩＳＴ回路（１０）は、入力データを生成するパターン生成器（１２）を有する。 - 特許庁

To provide a semiconductor integrated circuit device incorporating memory BIST being programmable without newly incorporating a memory for BIST instruction and a self-test method for a semiconductor integrated circuit device.例文帳に追加

ＢＩＳＴ命令用メモリを新たに組み込むことなく、プログラマブルなメモリＢＩＳＴを内蔵する半導体集積回路装置、及び半導体集積回路装置の自己テスト方法を提供する。 - 特許庁

A normal scan test is carried out in the first test mode, and a BIST signal is output serially, from the serial access memory BIST circuit 3 in the second test mode.例文帳に追加

第１のテストモードでは通常のスキャンテストが行われ、第２のテストモードでは、シリアルアクセスメモリＢＩＳＴ回路３からＢＩＳＴ信号がシリアルに出力される。 - 特許庁

A cancellation of the BIST mode is performed only with a COMRESET signal, so that the cancellation of the BIST mode by erroneously pushing an ejection switch for ejecting an optical disk is avoided.例文帳に追加

ＢＩＳＴモードの解除は、ＣＯＭＲＥＳＥＴ信号のみで行うことにより、例えば光ディスクを排出するためのイジェクトスイッチが誤って押されたことによって、ＢＩＳＴモードが解除されることを防止する。 - 特許庁

This semiconductor integrated circuit device is constituted of a memory circuit 100, a BIST circuit 110 self-testing the memory circuit 100, and a speed decision circuit 120 deciding address access time performance of the memory circuit 100.例文帳に追加

本発明の半導体集積回路装置は、メモリ回路100と、メモリ回路100を自己テストするBIST回路110と、メモリ回路100のアドレスアクセスタイム性能の判定を行なうスピード判定回路120とを含み構成されている。 - 特許庁

To facilitate test of semiconductor integrated circuits incorporating a BIST circuit without caring for the existence of the BIST circuit.例文帳に追加

ＢＩＳＴ回路を内蔵した半導体集積回路を試験する場合に、そのＢＩＳＴ回路の存在を意識することなく半導体集積回路の試験を容易に行うことができるようにする。 - 特許庁

The multiplexer 11 comprises a first input terminal P1 to which a BIST clock is applied in a BIST mode and a scan clock is applied in a scan mode, and a second terminal P2 to which a system clock is applied.例文帳に追加

マルチプレクサ１１は、ＢＩＳＴモード時にＢＩＳＴクロックが印加され、スキャンモード時にスキャンクロックが印加される第１の入力端子Ｐ１と、システムクロックが印加される第２の端子Ｐ２を備える。 - 特許庁